[发明专利]高迁移率低源漏电阻的三栅控制型无结晶体管

说明书

技术领域

 本发明属于超大规模集成电路制造领域，具体涉及一种适用于超高集成度集成电路制造的高迁移率低源漏电阻的三栅控制型无结晶体管结构。

背景技术

集成电路的基本单元MOSFETs晶体管随着尺寸的不断减小，需要在几个纳米的距离内实现多个数量级的浓度差来形成极陡的源极和漏极PN结，这样的浓度梯度对于掺杂和热处理工艺有极高的要求。通过在SOI晶圆上制成的无结的场效应晶体管可有效解决上述问题, 无结晶体管采用多子导通，器件的源区、漏区和沟道区域具有相同的高掺杂浓度，利用将硅薄膜做得足够薄的特点，以N型器件为例，当栅极处于反向偏压时，由于硅薄膜很薄，沟道区域的电子在栅电场的作用下很容易被耗尽，从而实现器件的阻断状态。随着栅极偏压的增大，沟道区域的多子耗尽解除，并在界面处形成电子积累以实现器件的开启。然而，这种高掺杂浓度的沟道会导致器件的迁移率明显下降，且杂质随机散射会导致器件的可靠性受到严重影响。为提高无结型器件的迁移率及可靠性，就需要降低硅薄膜的掺杂浓度，然而掺杂浓度的降低会带来源漏电阻的增加而影响器件的开启特性。因此，为解决上述矛盾，需设计具有高迁移率且低源漏电阻的无结晶体管。

发明内容

发明目的

为解决无结晶体管迁移率源漏电阻之间存在的矛盾关系，本发明提供一种高迁移率低源漏电阻的三栅控制型无结晶体管的结构。

技术方案

本发明是通过以下技术方案来实现的：

一种高迁移率低源漏电阻的三栅控制型无结晶体管，包括SOI晶圆的硅衬底，SOI晶圆的硅衬底上方为SOI晶圆的绝缘层；其特征在于：SOI晶圆的绝缘层上方为单晶硅薄膜，单晶硅薄膜上方为栅极绝缘层，相邻的单晶硅薄膜之间通过绝缘介质层隔离；每个单晶硅薄膜中部上方的栅极绝缘层上方依次设有源控栅电极、沟道控栅电极、漏控栅电极，栅极绝缘层的上方设有将源控栅电极、沟道控栅电极和漏控栅电极彼此隔离的绝缘介质层；通过刻蚀工艺刻蚀掉每个单晶硅薄膜两端上方位置对应的栅极绝缘层和绝缘介质层，并在刻蚀掉的通孔中注入金属分别生成源电极和漏电极。

源控栅电极、沟道控栅电极和漏控栅电极这三个电极为彼此独立控制的栅电极。

单晶硅薄膜为高迁移率低掺杂浓度的硅薄膜。

栅极绝缘层是具有高介电常数的绝缘材料介质层或者二氧化硅层。

优点及效果

本发明具有如下优点及有益效果：

由于本发明采用源控栅电极、沟道控栅电极和漏控栅电极等三个彼此独立控制的栅电极，使得器件的沟道在低掺杂浓度下，在保证高迁移率的同时，依然可以通过源控栅电极和漏控栅电极的独立控制作用获得较低的源漏电阻，从而有效解决了普通无结晶体管沟道掺杂浓度过低会带来源漏电阻的增加而影响器件的开启特性的这一问题。

附图说明

图1为本发明高迁移率低源漏电阻的三栅控制型无结晶体管在SOI衬底上形成的二维结构示意图；

图2至图6为本发明高迁移率低源漏电阻的三栅控制型无结晶体管的结构单元及其阵列的制备方法的一个具体实例的工艺流程图,

图2是步骤一示意图，

图3是步骤二示意图，

图4是步骤三示意图，

图5是步骤四示意图，

图6是步骤五示意图。

附图标记说：

1、源电极；2、源控栅电极；3、沟道控栅电极；4、漏控栅电极；5、漏电极；6、绝缘介质层；7、栅极绝缘层；8、单晶硅薄膜；9、SOI晶圆的绝缘层；10、SOI晶圆的硅衬底。

具体实施方式

下面结合附图对本发明做进一步的说明：

本发明提供一种高迁移率低源漏电阻的三栅控制型无结晶体管，通过源控栅电极2、沟道控栅电极3和漏控栅电极4这三个彼此独立控制的栅电极的共同作用，在低掺杂浓度的条件下，实现高迁移率，低源漏电阻的无结晶体管。以N型为例，当器件工作时，令源控栅电极2和漏控栅电极4保持恒定高电位，使下方对应的单晶硅薄膜8的两端形成电子积累，这样便有效地降低了源漏电阻；而沟道控栅电极3为器件的实际控制栅电极，当沟道控栅电极3处于低电位时沟道阻断，器件处于关断状态，当沟道控栅电极3处于高电位时，沟道开启，器件处于开启状态。通过上述具体实施方式实现具有高迁移率、低源漏电阻的高性能三栅控制型无结晶体管。

为达到本发明所述的器件功能，本发明所提出的这种高迁移率低源漏电阻的三栅控制型无结晶体管，其核心结构特征为：