[发明专利]利用统计定时对多图案变化性建模

说明书

技术领域

本发明涉及用于集成电路（“IC”）制造和优化的系统和方法，并且，更具体地，涉及用于在IC制造期间利用统计定时对多图案变化性（multi-patterning variability）建模的系统和方法。

背景技术

IC是包括诸如晶体管、电阻器、二极管等的很多电子部件的装置（例如，半导体装置）或电子系统。这些部件经常被互连，以形成多个电路部件，如门、电池、存储单元、算数单元、控制器、解码器等。IC包括将其电子和电路部件互连的多层布线。

设计工程师通过将IC的部件的逻辑或电路描述变换为被称为设计布局的几何描述，来设计IC。IC设计布局典型包括具有引脚的电路模块（例如，电子或电路IC部件的几何表示）、以及连接电路模块的引脚的互连线（例如，布线的几何表示）。典型地，将网（net）定义为需要连接的引脚的集合。这样，设计布局经常描述IC的行为、架构、功能和结构上的属性。为创建设计布局，典型地，设计工程师使用电子设计自动化（“EDA”）应用。这些应用提供基于计算机的工具集，用于创建、编辑、分析和验证设计布局。

使用光刻工艺，基于设计布局来制造IC。光刻是光学印刷和制造工艺，通过其，光刻掩模（即，光掩模）上的图案被成像和限定到涂覆基板的感光层。为制造IC，使用IC设计布局作为模板来创建光掩模。光掩模包含IC设计布局的各种几何图形（例如，特征）在光掩模上包含的各种几何图形对应于构成诸如晶体管、互连布线、过孔焊盘（via pad）的功能电路部件的各种基本物理IC元件、以及不是功能电路元件但被用来促进、加强或跟踪各种制造工艺的其他元件。通过在IC制造工艺中与给定IC相对应的各种光掩模的顺序使用，可构造具有各种传导和绝缘特性的各种形状和厚度的大量材料层，以在IC设计布局内形成全体IC和电路。

随着电路复杂度不断增加、且晶体管设计变得更加先进且尺寸更小（即，制程微缩（die shrink）），更经常地使用多图案光刻技术或工艺来制造IC。具体地，多图案是用于制造IC以增强特征密度的光刻技术或工艺分类。多图案的最简单情况是双图案，其中，增强传统的光刻工艺来产生加倍期望数目的特征。多图案光刻技术或工艺典型地需要使用多个不同光掩模来形成IC设计布局内的电子或电路IC部件的几何表示。典型地，不同的光掩模具有不同的变化和不对齐，使得利用不同光掩模制造的电子或电路IC部件（例如，晶体管和布线）的参数可能不同地变化（例如，对于每个掩模的多峰（multimodal）变化性或变化性的分布）。

定时分析（例如，统计静态定时分析（SSTA））需要以有效且高效的方式，对由多图案技术或工艺引起的电子或电路IC部件的参数的这个变化建模。大多数SSTA解决方案使用基于敏感度的方法来对定时上的变化的效果建模。这涉及建立特定的装置或互连参数的改变如何影响集成电路的期望特性。对于参数的这种敏感度、连同其概率分布（平均和标准偏差）提供了统计模型，其描述参数将具有对装置或互连特性的特定效果的概率。

然而，多峰变化性难以使用传统的依赖于单高斯分布的SSTA解决方案来建模。例如，先前的解决方案已包括了将变化性建模为单分布或双峰（bimodal）分布。典型地，单分布解决方案将宽度/间隔建模为单分布，其匹配平均和方差、但导致悲观的（pessimistic）定时结果。双峰分布不能对设备变化性和来自不同光掩模集的变化性建模，由此导致非常长的模型运行时间和不准确的结果。

因而，在现有技术中，存在克服上述缺陷和限制的需要。

发明内容

在本发明的第一方面，提供了在将计算机可执行代码有形地包含在计算机可读存储介质上的计算机基础结构中实现的方法，所述计算机可执行代码具有可操作用来定义集成电路设计中的变化（variation）的至少一个来源的编程指令。编程指令还可操作用来：将集成电路设计的至少一个级别（level）中的至少两个图案的变化的至少一个来源分别建模为变化性的至少两个来源。

在本发明的另一个方面，提供了用于优化集成电路的设计布局的方法。该方法包括：查询与集成电路设计的至少一个级别中的至少两个图案的变化的至少一个来源相关联的制造测量（measurement）。该方法还包括：从制造测量确定分布是否已基于当前应用的分布而偏移。该方法还包括：断言（assert）对随机变量的标准化（canonical）偏移和/或缩放，以对分布的差异建模。该方法还包括：基于分布的差异的模型，优化集成电路的设计布局。使用处理器来执行查询制造测量。