[发明专利]三维叠层半导体结构及其制造方法

权利要求书

1.一种三维叠层半导体结构(3D stacked semiconductor structure)，包括：

多个叠层(stacks)形成于一衬底上，且这些叠层中的每一个均包括：

一多层柱体(multi-layered pillar)包括多层绝缘层和多层导电层交替叠层而成；

一介电层(dielectric layer)形成于该多层柱体上；

至少二接触孔(contact hole)分别垂直形成于这些叠层其中至少二个，且该至少二接触孔穿过对应的该叠层的该介电层、这些绝缘层和这些导电层；

至少二导电体(conductor)形成于该至少二接触孔内并连接对应的该叠层的这些导电层；

一电荷捕捉层(charging trapping layer)至少形成于这些叠层的侧壁处；和

一导电条形成于这些叠层上方且接触该电荷捕捉层，该导电条横跨于该至少二导电体之上，以连接该至少二导电体；

其中该至少二导电体的上表面高过于对应的该叠层的该多层柱体的上表面。

2.根据权利要求1所述的三维叠层半导体结构，其中该导电条接触该至少二导电体的该上表面和该介电层的一上表面。

3.根据权利要求1所述的三维叠层半导体结构，更包括一导电部(conducting portion)形成于该导电条上，其中该导电部是与该介电层和该至少二接触孔内的该至少二导电体相隔开一距离。

4.根据权利要求1所述的三维叠层半导体结构，更包括：

一隔离层(isolating layer)形成于该导电条上；和

至少一导电栓塞(conductive plug)形成于该隔离层内并穿过该隔离层，

其中该导电栓塞是通过该导电条与该至少二接触孔内的该至少二导电体电性连接。

5.一种三维叠层半导体结构的制造方法，包括：

形成多个叠层(stacks)于一衬底上，这些叠层其中每一个均包括：

一多层柱体(multi-layered pillar)包括多层绝缘层和多层导电层交替叠层而成；

一介电层(dielectric layer)形成于该多层柱体上；

垂直形成至少二接触孔(contact hole)于这些叠层其中至少二个，且该至少二接触孔穿过对应的该叠层的该介电层、这些绝缘层和这些导电层；

填充至少二导电体(conductor)于该至少二接触孔内并连接对应的该叠层的这些导电层，其中该至少二导电体的上表面高过于对应的该叠层的该多层柱体的上表面；

形成一电荷捕捉层(charging trapping layer)至少位于这些叠层的侧壁处；

形成一导电条于这些叠层上方且接触该电荷捕捉层，该导电条横跨于该至少二导电体之上，以连接该至少二导电体。

6.根据权利要求5所述的方法，其中该导电条接触该至少二导电体的该上表面和该介电层的一上表面。

7.根据权利要求6所述的方法，其中该三维叠层半导体结构具有多条字线，该导电条是与这些字线是以相同材料制成。

8.根据权利要求5所述的方法，更包括形成一导电部(conducting portion)于该导电条上，其中该导电部是与该介电层和该至少二接触孔内的该至少二导电体相隔开一距离。

9.根据权利要求5所述的方法，更包括

形成一隔离层(isolating layer)于该导电条上；

形成至少一孔洞于该隔离层内并穿过该隔离层；和

形成一导电栓塞(conductive plug)于该隔离层的该孔洞中，

其中，该导电栓塞是通过该导电条与该至少二接触孔内的该至少二导电体电性连接。