[发明专利]三维叠层半导体结构及其制造方法

说明书

技术领域

本发明是有关于一种三维叠层半导体结构及其制造方法，且特别是有关于一种具有一导电条连接源极接点(source contacts)的三维叠层半导体结构及其制造方法。

背景技术

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(NAND)型闪存结构被提出。然而，传统的三维叠层存储器结构仍有一些问题需要被解决。

图1为一种3D叠层半导体结构的立体图。图1中是绘示一种3DNAND存储器阵列结构为例做说明。3D叠层半导体结构包括阵列区域11和扇出区域(fan-out region)13。多层阵列是形成于一绝缘层上，并包括多条字线125-1WL、...、125-N WL，其与多个叠层等向性地形成。多个叠层包括半导体条112、113、114、115。相同平面中的半导体条是通过阶梯结构(亦称为位线结构)而电性耦接在一起。阶梯结构102B、103B、104B、105B终结半导体条(例如半导体条102、103、104、105)。如图中显示的，这些阶梯结构102B、103B、104B、105B被电连接至不同的位线，以供连接至译码电路，用于选择此阵列之内的平面。叠层的半导体条102、103、104、105具有源极线端至位线端方向。叠层的半导体条102、103、104、105于一端由阶梯结构102B、103B、104B、105B所终结，通过SSL栅极结构109、接地选择线GSL127、字线125-N WL至125-1WL、接地选择线GSL126，而于另一端由一源极线所终结(被图的其他部分遮住)。叠层的半导体条112、113、114、115于一端由阶梯结构112A、113A、114A、115A所终结，通过SSL栅极结构119、接地选择线GSL126、字线125-1WL至125-N WL、接地选择线GSL127，而于另一端由源极线128所终结。

以一源极线128为例。源极线128包括交错叠层的绝缘层(如氧化层)和导电层(如多晶硅作为栅极材料)，并有垂直于叠层结构的接触孔与孔内填充的导电材料以使各层的导电层外接。传统上为了自对准，接触孔内填充导电材料是在位线硬质掩模层沉积之前完成，然而，硬质掩模材料可能会再沉积于接触孔内。这可能会造成接载源极接点工艺(SC pick-up process)上的问题。再者，传统3D叠层半导体结构在字线刻蚀(例如离子反应性刻蚀)时其源极接点区域是一个开放区域(open area)，字线工艺对于源极接点区域的影响(WL loading effect)比存储单元区域的影响更严重。传统上，源极接点区域需要更厚的硬质掩模层作防护字线刻蚀时可能的伤害。再者，传统叠层结构的源极接点和位线是构建在同一水平面上，这会增加接载源极接点工艺时源极接点和上方导电栓塞之间对准的困难度。

发明内容

本发明是有关于一种三维叠层半导体结构及相关的制造方法。根据实施例，源极接点的图案化步骤(接触孔内填充导电材料)是在位线的硬质掩模层(如介电层)沉积之后进行，因此接触孔内的导电材料是与硬质掩模层(如介电层)同水平面。再者，实施例的一导电条(conductive strap)横跨于多个源极接点之上。因此，实施例的三维叠层半导体结构具有较低的源极接点阻值、能减少字线工艺影响(WL loading effect)的稳固的构建、和具有可靠度(reliability)良好的电子特性。

根据一实施例，是提出一种三维叠层半导体结构，包括：多个叠层(stacks)形成于一衬底上、至少一接触孔(contact hole)垂直形成于这些叠层其中之一、一导电体(conductor)形成于接触孔内、一电荷捕捉层(charging trapping layer)至少形成于这些叠层的侧壁处。其中的一叠层包括一多层柱体(multi-layered pillar)包括多层绝缘层和多层导电层交替叠层而成，和一介电层(dielectric layer)形成于多层柱体上。接触孔穿过对应叠层的介电层、这些绝缘层和这些导电层。接触孔内的导电体(conductor)连接对应叠层的这些导电层。其中，导电体的上表面高过于对应叠层的多层柱体的上表面。