[发明专利]门级仿真中验证时序问题的系统及方法

说明书

一种在集成电路设计的门级仿真（GLS）中验证时序问题的方法，所述集成电路设计包括多个单元，所述方法包括运行所述设计的行为模型的仿真例程，以及获取第一仿真结果。如果在单元处存在可能的时序冲突，与强制不确定值对应，则将单元的仿真输出强制为第一值，并获取第二仿真结果。如果该结果为负性的，则产生该单元处的明显的时序冲突的报告。如果该第二仿真结果为正性的，则将单元的输出强制为第二值，并获取第三仿真结果。如果该结果为负性的，则产生在该单元处明显的时序冲突的报告，但是，如果其为正性的，则产生没有明显的时序冲突的报告。

技术领域

本发明涉及集成电路设计和测试，更具体地，涉及集成电路设计的门级仿真中的验证时序问题的方法。

背景技术

在具有数字（或，混合的数字和模拟）电路的集成电路（IC）的电子设计自动化（EDA）设计流程期间，通常在硬件描述语言（HDL）（如，Verilog和VHDL）中使用寄存器传输级（RTL）抽象来生成 IC的高级别表示，从标准单元库中选择标准单元设计及其特性。就存储信号值的寄存器，以及对信号值执行逻辑操作的组合逻辑，限定RTL描述。通常RTL描述被转换为门级描述（诸如，网表），其由放置和路由工具使用来生成物理布局。

IC的正确操作和性能常常受时序考量限制。IC的静态时序分析（STA）使得能够利用关键路径和角部的定义，分析IC的简化的延迟模型和识别诸如保持时间和建立时间冲突、毛刺、和时钟偏斜的问题。然而，STA约束可能是不正确的，并且可能错失某些关键路径，因此，设计的动态门级仿真常常是必要的。

通常，动态门级仿真基于门的输入值确定门的输出值。如果一个或多个输入值是不确定的（也即，不清楚的），则仿真器的行为模型会导致也是不确定的门的输出值。随着仿真进行，这些不确定值门接着门地传播到组合模块的输出。在某些EDA语言中，将不确定值指定为X。尤其是，在VHDL中，值“U”、“X”、“W”和“-”是元逻辑（metalogical）值；它们定义模型本身的行为而不是所综合的硬件的行为，其中“U”表示在对象在其在仿真期间被明确分配值之前的值；“X”和“W”分别表示强制值和弱值，对于所述强制值和弱值，模型不能区分逻辑电平，并且其与来自高阻抗源或输出的值（被指定为Z，其可以不门接着门地传播）不同。不确定的X值的传播通常导致仿真崩溃，增加了分析时序冲突的原因和位置的难度。

在可能的时序冲突可以被识别为假时序冲突（也即，在物理IC 中将不实际出现的时序冲突）时，在某些常规的时序仿真技术中可以为标准单元设置被称作Xfilter（X过滤器）的参数。在这样的技术中，在设置Xfilter参数时，所识别的单元的模型产生与单元输入值和该单元的理论功能对应的输出值。例如，在利用正边沿时钟的D触发器的情况下，如果设置了Xfilter参数，则模型将产生确定的输出值，其等于在时钟的正边沿处D输入处的值。另外，所有用于单元的时序检查将被禁用，使得仿真能够进行而该单元不作为仿真崩溃的原因。然而，在设置了Xfilter参数的情况下仿真中单元的行为将不同于物理IC中的单元。此外，Xfilter禁止用于该单元的所有时序检查，这会掩蔽其它时间点处的实际时序冲突。此外，在同步的电路模块的情况下，可能难以识别若干时钟信号是否处于相同的时钟域中，并且难以验证可能的时序冲突，因为在同一域的时钟树、时钟门单元以及时钟划分器中可能存在许多的缓冲器。

在IC设计中识别和分析时序冲突以及将实际时序冲突与假时序冲突区分开可能是非常劳动密集且耗时的。寻求有效且高度自动化地进行此的方法。

概述

根据本公开一个实施例，提供了一种用于在集成电路设计的门级仿真中验证时序问题的系统，所述集成电路设计具有多个单元，所述系统包括：存储器，用于存储所述集成电路设计和指令；以及处理器，耦接到所述存储器，其中所述指令在所述处理器上执行以运行所述集成电路设计的行为模型的仿真例程，并获取第一仿真结果，其中所述处理器包括，