[发明专利]一种结调制型隧穿场效应晶体管及其制备方法

说明书

技术领域

本发明属于CMOS超大集成电路（ULSI）中的场效应晶体管逻辑器件与电路领域，具体涉及一种结调制型隧穿场效应晶体管及其制备方法。

背景技术

在摩尔定律的驱动下，传统MOSFET的特征尺寸不断缩小，如今已经到进入纳米尺度，随之而来，器件的短沟道效应等负面影响也愈加严重。漏致势垒降低、带带隧穿等效应使得器件关态漏泄电流不断增大，同时，传统MOSFET的亚阈值斜率受到热电势的限制无法随着器件尺寸的缩小而同步减小，由此增加了器件功耗。功耗问题如今已经成为限制器件等比例缩小的最严峻的问题。

为了能将器件应用在超低压低功耗领域，采用新型导通机制而获得超陡亚阈值斜率的器件结构和工艺制备方法已经成为小尺寸器件下大家关注的焦点。近些年来研究者们提出了一种可能的解决方案，就是采用隧穿场效应晶体管（TFET）。TFET不同于传统MOSFET，其源漏掺杂类型相反，利用栅极控制反向偏置的P-I-N结的带带隧穿实现导通，能突破传统MOSFET亚阈值斜率60mV/dec的限制，并且其漏电流非常小。TFET具有低漏电流、低亚阈值斜率、低工作电压和低功耗等诸多优异特性，但由于受源结隧穿几率和隧穿面积的限制，TFET面临着开态电流小的问题，远远比不上传统MOSFET器件，极大限制了TFET器件的应用。另外，具有陡直亚阈值斜率的TFET器件在实验上也较难实现，这是因为实验较难在源结处实现陡直的掺杂浓度梯度以致器件开启时隧穿结处的电场不够大，这会导致TFET的亚阈值斜率相对理论值退化。因此，如何在源结实现陡直的掺杂浓度梯度而获得超低的亚阈值斜率，也成为了TFET器件的另一个重要问题。

发明内容

本发明的目的在于提出一种结调制型隧穿场效应晶体管及其制备方法。在与现有的CMOS工艺兼容的条件下，该器件能等效实现陡直的源结掺杂浓度的效果，更加显著地优化TFET器件的亚阈值斜率，并同时提升器件的导通电流，且栅和漏之间存在栅未覆盖区，一方面有效地抑制了器件的双极导通效应，同时能抑制小尺寸下源结边角处的寄生隧穿电流。

本发明的技术方案如下：

本发明隧穿场效应晶体管包括一个半导体衬底（1）、一个垂直沟道区（2）、一个高掺杂源区（4）、一个低掺杂漏区（8）、一个栅介质层（5）和一个控制栅（6），以及与控制栅（6）相连的栅电极（9），与高掺杂源区（4）连接的源电极（10）和与低掺杂漏区（8）连接的漏电极（11），其特征在于，半导体衬底（1）的上方为垂直沟道区（2），垂直沟道区（2）呈长方体状；垂直沟道区（2）的下方一侧为栅介质层（5）和控制栅（6），其它侧面为高掺杂源区（4），低掺杂漏区（8）位于垂直沟道区（2）的顶端，低掺杂漏区（8）和控制栅（6）之间为隔离区（7），低掺杂漏区（8）和高掺杂源区（4）掺有不同掺杂类型的杂质，且低掺杂漏区（8）的掺杂浓度在5×10¹⁷cm^-3至1×10¹⁹cm^-3之间，高掺杂源区（4）的掺杂浓度在1×10¹⁹cm^-3至1×10²¹cm^-3之间。半导体衬底（1）的掺杂浓度在1×10¹⁴cm^-3至1×10¹⁷cm^-3之间。长方体状的垂直沟道区（2）的长和宽相等，且小于一倍的源耗尽层宽度，源耗尽层宽度的范围为25nm-1.5um，垂直沟道区（2）的高大于长和宽，垂直沟道区（2）的高度和长宽的比例为1.5:1-5:1。低掺杂漏区（8）和控制栅（6）之间的垂直距离为10nm-1μm。

上述隧穿场效应晶体管的制备方法，包括以下步骤：

（1）在半导体衬底上淀积硬掩膜层，并光刻刻蚀，定义垂直沟道区图形；在硬掩膜的保护下，深刻蚀形成垂直的沟道区；

（2）在硬掩膜的保护下，离子注入形成环绕垂直沟道区四面的高掺杂源区；光刻仅暴露出一面高掺杂源区，并刻蚀，刻蚀深度大于离子注入深度，使得只剩下三面包围的高掺杂源区；

（3）生长栅介质层，并淀积控制栅材料；

（4）接着淀积隔离层材料并回刻直至高掺杂源区上方的多晶硅，在隔离层的保护下腐蚀多晶硅，仅留下被隔离层覆盖的多晶硅层作为垂直控制栅；

（5）继续淀积隔离层，淀积厚度决定了漏和栅之间栅未覆盖区的长度；在隔离层的保护下，离子注入形成另一种掺杂类型的较低掺杂漏区，然后快速高温热退火激活掺杂杂质；