[发明专利]静电放电保护电路

说明书

技术领域

本发明涉及一种静电放电保护电路，具体地涉及可消除栅极漏电流的静电放电保护电路。 

背景技术

请参考图1，其为一传统的静电放电保护电路100的简化的示意性框图，其中静电放电保护电路100为一基于电阻电容的导电轨的静电放电箝制电路（RC-based power-rail ESD clamp circuit），静电放电保护电路100包括：一箝制单元102、一驱动单元104、一电阻单元106以及一电容单元110，其中箝制单元102为一N型金属氧化物半导体晶体管（NMOS），驱动单元104为一反相器。在一正常电路操作条件下，该反相器的输入端为高电压电平，因此，该反相器的输出端为低电压电平，且箝制单元102（亦即该NMOS）被关闭。此外，在一静电放电条件下，由于电阻单元106以及电容单元120所造成的延迟，该反相器的输入端刚开始会具有相对于第一电源VDD较低的低电压电平。因此，该反相器的输出端会产生一高电压电平，借此启动箝制单元102（亦即该NMOS），提供从第一电源VDD至第二电源VSS之间的低阻抗路径，以排除ESD电流。另外，请参考图2，其为另一传统的静电放电保护电路200的简化的示意性框图，其中静电放电保护电路200为一基于电容电阻的导电轨的静电放电箝制电路（CR-based power-rail ESD clamp circuit），静电放电保护电路200包括：一箝制单元202、一驱动单元204、一电阻单元206以及一电容单元220，其中箝制单元202为一P型金属氧化物半导体晶体管（PMOS），驱动单元204为一反相器。在一正常电路操作条件下，该反相器的输入端为低电压 电平，因此，该反相器的输出端为高电压电平，且箝制单元202（亦即该PMOS）被关闭。此外，在一静电放电条件下，由于电阻单元206以及电容单元220所造成的延迟，该反相器的输入端刚开始会具有相对于第二电源VSS较高的高电压电平。因此，该反相器的输出端会产生一低电压电平，借此启动箝制单元202（亦即该PMOS），提供从第一电源VDD至第二电源VSS之间的低阻抗路径，以排除ESD电流。 

然而，在先进的CMOS工艺技术中，虽然使用较薄的栅极氧化层工艺的金属氧化物半导体电容所占用的面积较小，但较薄的栅极氧化层会导致较大的栅极漏电流值，因此，当上述的传统的静电放电保护电路100与静电放电保护电路200中的电容单元110、210为具有薄栅氧化层的金属氧化物半导体电容时，电容单元110、210所产生的较大的栅极漏电流很可能会造成上述的传统的静电放电保护电路100与静电放电保护电路200或芯片内的其他电路无法正常运作。 

发明内容

有鉴于此，本发明的主要目的是提供一种静电放电保护电路，其可降低或消除电容单元的栅极漏电流，并且避免栅极漏电流所造成的问题。 

根据本发明的权利要求，其披露了一种静电放电保护电路，该静电放电保护电路包括：一箝制单元、一驱动单元、一电阻单元、一开关单元以及一电容单元。该箝制单元耦接在一第一电源与一第二电源之间；该驱动单元耦接在该箝制单元与一参考节点之间；该电阻单元耦接在该第一电源与该参考节点之间；该开关单元经由该参考节点耦接至该驱动单元；以及该电容单元耦接在该开关单元与该第二电源之间；其中在一正常操作条件下，该驱动单元控制该开关单元处于不导通的状态，以及在一静电放电条件下，该驱动单元控制该开关单元处于导通的状态。 

根据本发明的权利要求，其披露了一种静电放电保护电路，该静电放电保护电路包括：一箝制单元、一驱动单元、一电阻单元、一开关单元以及一电容单元。该箝制单元耦接在一第一电源与一第二电源之间；该驱动单元耦接在该箝制单元与一参考节点之间；该电阻单元耦接在该第一电源与该参考节点之间；该开关单元耦接至该驱动单元；以及该电容单元耦接在该开关单元与该第二电源之间；其中该开关单元耦接在该电阻单元与该电容单元之间，且在一正常操作条件下，该驱动单元控制该开关单元处于不导通的状态，以及在一静电放电条件下，该驱动单元控制该开关单元处于导通状态。 

综上所述，与先前技术相比，由于本发明所披露的静电放电保护电路可在正常操作条件下控制该开关单元处于不导通的状态，以使得该电容单元不会有电流经过，所以本发明可以避免栅极漏电流所造成的问题。 

附图说明

图1所示出的为一传统的静电放电保护电路的简化的示意性框图。 

图2所示出的为另一传统的静电放电保护电路的简化的示意性框图。