[发明专利]硅通孔刻蚀方法

说明书

技术领域

本发明涉及半导体技术领域，涉及硅通孔刻蚀技术，特别涉及面向高深宽比结构的硅通孔刻蚀技术。

背景技术

近年来，计算机、通讯、汽车电子、航空航天工业和其他消费类产品对微电子封装提出了更高的要求，即更小、更薄、更轻、高可靠、多功能、低功耗和低成本，需要在硅晶圆上制备出许多垂直互连通孔来实现不同芯片之间的电互连，硅通孔刻蚀工艺逐渐成为微纳加工领域的一个重要技术。而随着微电子机械器件和微电子机械系统（Micro Electromechanical System，MEMS）被越来越广泛的应用于汽车和电费电子等领域，以及TSV（Through Silicon Via）通孔刻蚀（Through Silicon Etch）技术在未来封装领域的广阔前景，深硅刻蚀工艺逐渐成为MEMS制造领域和TSV技术中最炙手可热的工艺之一。

硅通孔刻蚀工艺是一种采用等离子体干法刻蚀的深硅刻蚀工艺，相对于一般的硅刻蚀工艺，其主要区别在于：刻蚀深度远大于一般的硅刻蚀工艺。一般的硅刻蚀工艺的刻蚀深度通常小于1μm，而深硅刻蚀工艺的刻蚀深度则为几十微米甚至上百微米，具有很大的深宽比。因此，为获得良好的深孔形貌，需要刻蚀去除深度为几十甚至上百微米的硅材料，就要求深硅刻蚀工艺具有更快的刻蚀速率，更高的选择比和更大的深宽比。

目前，常用的深硅刻蚀工艺的主要特点为：整个刻蚀过程为一个刻蚀单元的多次重复，该刻蚀单元包括刻蚀步骤和沉积步骤，换言之，整个刻蚀过程是一个刻蚀步骤和一个沉积步骤的交替循环。图1为现有技术中深硅刻蚀工艺刻蚀单元执行示意图。如图1所示，一个刻蚀步骤和一个沉积步骤形成一个刻蚀单元，一般而言，可是步骤和沉积步骤的执行时间相同，刻蚀单元周期性重复执行，经过重复多次刻蚀单元后最终完成深孔刻蚀。

现有技术中，刻蚀步骤的工艺气体多为SF₆，该气体刻蚀硅片具有很高的刻蚀速率，但由于SF₆的刻蚀为各向同性，在接下来的沉积步骤使用CF_x等含F类工艺气体在刻蚀过程中生成阻挡层来对侧壁侧壁进行保护，以控制侧壁形貌（即较大的深宽比，较少的侧向刻蚀）；该阻挡层通常为等离子体与光阻层和/或硅材料发生化学反应形成的聚合物，用来防止刻蚀步骤中的侧向刻蚀，从而只在垂直硅片的方向进行刻蚀，实现了各向异性刻蚀。

然而，随着半导体工艺节点的向前推进和特征尺寸的不断减小，硅刻蚀、特别是深硅刻蚀的深宽比不断增大，对于特征尺寸较小、刻蚀深度较深的硅刻蚀结构，受到刻蚀结构特征尺寸的限制，与待刻蚀基底表面及深度较浅的位置相比，当刻蚀进行到较深的位置时，刻蚀气体、沉积气体及其产生的等离子体在刻蚀结构侧壁及表面的分布发生较大变化，重复进行的刻蚀单元中，刻蚀步骤和沉积步骤之间的平衡被打破，刻蚀结构表面的粗糙度和均一性难以控制，特别是深硅刻蚀的侧壁质量，无论是侧壁粗糙度还是侧壁垂直度，都将受到较大影响。

因此，提供面向高深宽比结构的深硅刻蚀技术，有效控制刻蚀结构粗糙度、均一性及侧壁质量，成为先进工艺节点下提高工艺可靠性、保证半导体结构及器件性能亟需解决的问题。

发明内容

本发明所要解决的技术是，提供一种硅通孔刻蚀方法，面向高深宽比结构的深硅刻蚀技术，能够有效控制刻蚀结构粗糙度、均一性及侧壁质量，解决在刻蚀结构较深的位置刻蚀气体、沉积气体及其产生的等离子体在刻蚀结构表面及侧壁的分布发生变化从而影响刻蚀质量的问题。

本发明提供的硅通孔刻蚀方法，其中包括交替进行的刻蚀步骤和侧壁沉积步骤，所述侧壁沉积步骤的执行时间不超过相邻两次刻蚀步骤执行的间隔时间，且所述侧壁沉积步骤的执行时间逐次减少。

作为可选择的技术方案，所述刻蚀步骤的执行时间保持不变。进一步地，所述刻蚀步骤的单次执行时间为1～5s，相邻两次刻蚀步骤执行的间隔时间为1～5s。作为优选的技术方案，所述刻蚀步骤的执行时间和相邻两次刻蚀步骤执行的间隔时间相等。

作为可选择的技术方案，所述侧壁沉积步骤的执行时间不小于相邻两次刻蚀步骤执行的间隔时间的50%，进一步地，所述侧壁沉积步骤的执行时间≥0.5s。

作为可选择的技术方案，所述侧壁沉积步骤的执行时间线性均匀的逐次减少，或以任意非线性规律逐次减少，或无规律逐次减少。