[发明专利]半导体器件及其制造方法

说明书

本发明涉及一种包括碳化硅(SiC)的半导体器件及其制造方法。本发明利用沟槽栅极来增加碳化硅MOSFET中的沟道的宽度。与传统技术相比，根据本发明的示例实施例，可以通过在沟槽的两侧上形成多个延伸到p型外延层的突起来增加沟道的宽度。

相关申请的交叉参考

本申请要求于2012年12月28日在韩国知识产权局提交的韩国专利申请No.10-2012-0157508的优先权的利益，该申请的全部内容包括在此以供参考。

技术领域

本发明涉及一种包括碳化硅(SiC)的半导体器件及其制造方法。

背景技术

近来随着大尺寸和大容量应用设备的趋势，具有高击穿电压、高电流容量和高速切换特征的功率半导体器件已经成为必需。

相应地，正在进行许多关于利用碳化硅(SiC)的MOSFET（金属氧化物半导体场效应晶体管）的研究与开发，代替了利用硅的传统MOSFET。具体地，有大量的垂直沟槽MOSFET的开发。

在垂直沟槽MOSFET中，在沟槽的两侧上的p型外延层中都形成有沟道。沟道的宽度与该p型外延层的厚度成比例。

能够延长沟道宽度以增加传导电流的量；但是，因为沟道的宽度与p型外延层的厚度成比例，所以不得不把该p型外延层制造得更厚，致使该半导体器件的面积的增加。

在该背景技术部分披露的以上信息仅用于加强对于本发明构思背景的理解，因此也可能包含不构成现有技术的信息。

发明内容

已经做出了本发明构思以努力利用沟槽栅极来增加碳化硅MOSFET中的沟道的宽度。

本发明的一方面涉及半导体器件，该半导体器件包括：n+型碳化硅基板；依次设置在n+碳化硅基板的第一表面上的n-型外延层、p型外延层、和n+区；沟槽，其穿该n+区和p型外延层，设置在n-型外延层上，且包括设置于该沟槽两侧上的多个突起；设置在沟槽内的栅极绝缘膜；设置在栅极绝缘膜上的栅电极；设置在栅电极上的氧化膜；设置在p型外延层、n+区、和氧化膜上的源电极；及置于n+型碳化硅基板的第二表面上的漏电极，其中多个突起延伸到p型外延层。

置于沟槽一侧上的突起可以彼此间隔开。

多个突起可以设置在沟槽的两侧与p型外延层之间的接触区域。

本发明的一方面包含半导体器件的制造方法，该方法包括：在n+型碳化硅基板的第一表面上依次形成n-型外延层、p型外延层、和n+区；通过穿透n+区和p型外延层并通过蚀刻n-型外延层的一部分来形成沟槽；及通过蚀刻沟槽的两侧，形成多个突起，其中多个突起延伸到p型外延层。

根据本发明的示例实施例的半导体器件的制造方法可以进一步包括：在形成多个突起之后，在沟槽内形成栅极绝缘膜；在栅极绝缘膜上形成栅电极；在栅极绝缘膜和栅电极上形成氧化膜；及在p型外延层、n+区、和氧化膜上形成源电极，和在n+型碳化硅基板的第二表面上形成漏电极。

与传统技术相比，根据本发明的示例实施例，可以通过形成多个延伸到沟槽的两侧上的p型外延层的突起来增加沟道的宽度。

随着沟道宽度的增加，可以减小沟道电阻，且可以增加传导电流的量。

此外，为了获得同样的电流量，可以减少半导体器件的面积，从而使生产成本降低。

附图的简要说明

本发明的上述和其他特点将从本发明的如附图中所例示的实施例的更具体描述而变得明显，在附图中，贯穿不同视图中相同的参考字符以指相同或相似部分。附图不必按比例，而是将重点放在说明本发明的实施例的原理上。

图1是根据本发明的示例实施例的半导体器件的截面剖视图。