[发明专利]一种四通道的之型扫描结构

权利要求书

1.一种四通道的之型扫描结构，其特征在于，结构如下：

整个结构主体采用一双端口RAM，所述双端口RAM分成4个子块，所述双端口RAM最少可以存储128个数据，所述128个数据中，每4个数据一个地址，共32个地址，所述32个地址分成上16个地址、下16个地址进行乒乓操作；

所述双端口RAM一边为只写、一边为只读，所述之型扫描结构在双端口RAM只写的一边至少包括的多个写端数据选择模块和多个写端地址选择模块与所述子块数目相同，且每个子块只写的一边的两个输入端分别连接一个写端数据选择模块和一个写端地址选择模块；所述之型扫描结构在双端口RAM只写的一边还包括数据地址分发模块，其输入端接收4个输入通道中的数据，其写有效信号连接至所述双端口RAM写有效输入端，其读写的乒乓控制有效信号连接至一读端地址选择模块的输入端，以及每个写端数据选择模块和每个写端地址选择模块的输入端分别只连接所述数据地址分发模块的一个输出端；

所述之型扫描结构在双端口RAM只读的一边至少包括多个读端数据选择模块和所述读端地址选择模块，所述读端数据选择模块和所述子块数目相同，所述读端地址选择模块输出端连接至各子块只读一边的输入端，且其输入端接收读写的乒乓控制有效信号，所述每个读端数据选择模块输入端只分别连接一个子块只读一边的输入端；只读一边还包括输出数据排序模块，所述各读端数据选择模块输出端分别只连接所述输出数据排序模块的一个输入端，并通过所述输出数据排序模块输出通道按之型扫描要求输出数据。

2.根据权利要求1所述的四通道的之型扫描结构，其特征在于，所述之型扫描要求按照0至63的次序依次输出的方法包括如下步骤：

第一步：在双端口RAM只写的一边通过一个时钟周期启动写有效信号后，在后续16个时钟周期的每个时钟周期内，分别向4个输入通道输入4个连续的数据并按照逐行次序在数据地址分发模块中存储；

第二步：按照三个约束条件，使每个时钟周期输入的4个数据重新排列分发至4个不同子块RA、RB、RC、RD，并将每个时钟周期中的4个不同子块RA、RB、RC、RD同时分发至上16个地址的一个地址中，其中，所述上16个地址为由A0至A15依次分发，所述三个约束条件为：

约束条件一：每个时钟周期向4个输入通道中连续输入的4个数据分别只能写入4个子块中的一个，且所述4个数据的各子块不能重复的方式进行组合，即必须有1个RA、1个RB、1个RC和1个RD；

约束条件二：每个时钟周期要求从4个子块中输出的4个数据符合之型扫描要求，并且所述4个数据的各子块不能重复，即必须有1个RA、1个RB、1个RC和1个RD；

约束条件三：同时满足约束条件一和约束条件二时，选择4个子块重复多的组合；

第三步：再通过一个时钟周期启动读写两端的乒乓控制有效信号后，在所述双端口RAM只读的一边进行读操作，在后续16个时钟周期的每个时钟周期内，分别由A0至A15依次读取上16个地址中的每个地址中的4个数据，同时允许对所述双端口RAM的下16个地址进行写操作；

第四步：对4个不同子块的上16个地址读出的数据重新排序，使从其4个输出通道输出的数据符合之型扫描要求。

3.根据权利要求2所述的四通道的之型扫描结构，其特征在于：整个结构主体采用32的倍数大于等于2的地址的双端口RAM，每个地址存储4个数据，双端口RAM一端为只写，其另一端为只读。