[发明专利]一种四通道的之型扫描结构

说明书

技术领域

本发明属于芯片领域，尤其涉及一种视频压缩芯片中的多通道之型扫描结构。

背景技术

在视频压缩标准中，从视频编码标准MPEG1到MPEG4，从视频解码标准H261到H263，包括中国的视频压缩标准（Audio Video Coding Standard，AVS）等，都需要采用一8x8的二维数组，为进行传输，还需将其转换为一维排列方式。而从两维到一维的转换方式中，现有技术中的一标准的之型（Zig-Zag）扫描方式，如图1所示，或转置后的Zig-Zag扫描方式，如图2所示，方框内的数字表示扫描的次序，每个时钟周期处理一个数据，这样对于8x8的二维数组而言，需要对像素点逐次扫描，经过64个时钟才可以处理完毕，此种方法使得单位时间内被压缩的像素点较少。

然而，在多路或高清视频压缩中，单位时间内的像素点越多，图像的分辨率就越高，分辨率是影响位图图像的重要因素。因此，为了使单位时间内完成更多像素点的压缩，有必要对上述8x8的二维数组的Zig-Zag扫描方式进行改进。

发明内容

本发明所要解决的技术问题是提供一种四通道的之型扫描结构及方法，以便同时对4个数据(即象素点的数据)进行并行流水Zig-Zag扫描，以提高芯片的相对性能，降低主频和功耗，且具有结构简单、延迟少、吞吐量大的特点。

为了解决上述问题，本发明提出一种四通道的之型扫描方法，所述之型扫描要求按照0至63的次序依次输出，所述的一种四通道的之型扫描方法包括如下步骤：

第一步：在双端口RAM只写的一边通过一个时钟周期启动写有效信号后，在后续16个时钟周期的每个时钟周期内，分别向4个输入通道输入4个连续的数据并并按照逐行次序在数据地址分发模块中存储；

第二步：按照三个约束条件，使每个时钟周期输入的4个数据重新排列分发至4个不同子块RA、RB、RC、RD，并将每个时钟周期中的4个不同子块RA、RB、RC、RD同时分发至上16个地址的一个地址中，其中，所述上16个地址为由A0至A15依次分发，所述三个约束条件为：

约束条件一：每个时钟周期向4个输入通道中连续输入的4个数据分别只能写入4个子块中的一个，且所述4个数据的各子块不能重复的方式进行组合，即必须有1个RA、1个RB、1个RC和1个RD；

约束条件二：每个时钟周期要求从4个子块中输出的4个数据符合之型扫描要求，并且所述4个数据的各子块不能重复，即必须有1个RA、1个RB、1个RC和1个RD；

约束条件三：同时满足约束条件一和约束条件二时，选择4个子块重复多的组合；

第三步：再通过一个时钟周期启动读写两端的乒乓控制有效信号后，在所述双端口RAM只读的一边进行读操作，在后续16个时钟周期的每个时钟周期内，分别由A0至A15依次读取上16个地址中的每个地址中的4个数据，同时允许对所述双端口RAM的下16个地址进行写操作；

第四步：对4个不同子块的上16个地址读出的数据重新排序，使从其4个输出通道Dout0、Dout1、Dout2、Dout3输出的数据符合之型扫描要求。

基于本发明提出的一种四通道的之型扫描方法，还提供了一种四通道的之型扫描结构，所述四通道的之型扫描结构包括：

整个结构主体采用一双端口RAM，所述双端口RAM分成4个子块，所述双端口RAM最少可以存储128个数据，所述128个数据中，每4个数据一个地址，共32个地址，所述32个地址分成上16个地址、下16个地址进行乒乓操作；

所述双端口RAM一边为只写、一边为只读，所述之型扫描结构在双端口RAM只写的一边至少包括的多个写端数据选择模块和多个写端地址选择模块与所述子块数目相同，且每个子块只写的一边的两个输入端分别连接一个写端数据选择模块和一个写端地址选择模块；所述之型扫描结构在双端口RAM只写的一边还包括数据地址分发模块，其输入端接收4个输入通道中的数据，其写有效信号连接至所述双端口RAM写有效输入端，其读写的乒乓控制有效信号连接至一读端地址选择模块的输入端，以及每个写端数据选择模块和每个写端地址选择模块的输入端分别只连接所述数据地址分发模块的一个输出端；