[发明专利]半导体器件

说明书

技术领域

本发明的实施例涉及半导体器件，特别涉及包括垂直晶体管器件和与该晶体管器件并联连接的二极管的半导体器件。

背景技术

功率晶体管，是具有多达几百伏特的电压阻断能力且具有高电流额定值的晶体管，可以被实施为垂直MOS沟槽晶体管。在这种情况下，晶体管的栅电极可以布置在沟槽中，该沟槽在半导体主体的垂直方向上延伸。栅电极与晶体管的源极区、主体区和漂移区介电绝缘并且在半导体主体的横向方向上邻近主体区。漏极区通常邻接漂移区，并且源电极连接到源极区。

在许多应用中，期望具有与晶体管的负载路径（漏极-源极路径）并联连接的二极管。出于这个目的可以使用晶体管的集成的体二极管。体二极管由主体区和漂移区之间的pn结形成。为了将体二极管与晶体管的负载路径并联连接，可以简单地将主体区电连接到源电极。然而，体二极管可以具有比在一些应用中所期望的更低的电流额定值。

可以利用传统半导体材料（诸如硅（Si）或碳化硅（SiC））来实施功率晶体管。归因于SiC的特定属性，对SiC的使用允许实施具有比Si更高的电压阻断能力（以给定的导通电阻）的功率晶体管。然而，高阻断电压导致半导体主体中、具体在主体区和漂移区之间的pn结处的高电场。通常存在接近该pn结布置的栅电极的区段和栅极电介质的区段。当栅极电介质的介电强度对于晶体管器件的期望电压阻断能力来说不足时，可能发生问题。在这种情况下，栅极电介质可能提早击穿。

存在下述需要：提供具有晶体管器件和二极管的半导体器件，其中保护晶体管的栅电极免于高电场，并且其中二极管具有高电流额定值和低损耗。

发明内容

根据实施例，一种半导体器件包括集成在半导体主体中的至少两个器件单元。每个器件单元包括：漂移区、源极区、布置在源极区和漂移区之间的漏极区、二极管区、二极管区和漂移区之间的pn结、和具有第一侧壁、与第一侧壁相对的第二侧壁以及底部的沟槽，其中主体区邻接第一侧壁，二极管区邻接第二侧壁，并且pn结邻接沟槽的底部。每个器件单元进一步包括栅电极，所述栅电极布置在沟槽中并且通过栅极电介质与主体区、二极管区和漂移区介电绝缘。所述至少两个器件单元的二极管区在半导体主体的横向方向上远离。

根据另一个实施例，描述了一种生产半导体器件的方法。所述方法包括：提供半导体主体，所述半导体主体具有漂移区层、邻接漂移区层的主体区层、和邻接主体区层且形成所述半导体主体的第一表面的源极区层；形成至少两个二极管区，使得每个二极管区从第一表面延伸通过源极区层和主体区层到漂移区层中，其中每个二极管区和漂移区层形成一个pn结；以及形成至少两个沟槽，每个沟槽具有第一侧壁、与第一侧壁相对的第二侧壁以及底部，使得每个沟槽在一个侧壁上邻接主体区层，在第二侧壁上邻接一个二极管区以及在底部上邻接一个pn结。所述方法进一步包括：在每个沟槽中形成栅电极和栅极电介质，所述栅极电介质将所述栅电极与所述半导体主体介电绝缘。

附图说明

下面参照附图来解释示例。附图用于图示基本原理，以便仅图示理解基本原理所必需的方面。附图不是按比例绘制的。在附图中，相同的附图标记表示类似的特征。

图1图示了根据第一实施例的半导体器件的垂直横截面视图。

图2图示了图1的半导体器件的一个实施例的水平横截面视图。

图3图示了在与图1中图示的截面不同的截面中图2的半导体器件的垂直横截面视图。

图4（包括图4A到4J）图示了根据一个实施例的用于生产半导体器件的方法。

图5（包括图5A和5B）图示了用于生产图4B中图示的半导体器件结构的方法的一个实施例。

具体实施方式

在下面的具体实施方式中，对附图进行了参照，附图形成具体实施方式的一部分，并且在附图中通过图示的方式示出了在其中可实践本发明的具体实施例。

图1图示了半导体器件、具体地垂直半导体器件、并且更具体地具有集成的二极管的垂直晶体管器件的垂直横截面视图。该半导体器件包括半导体主体100和集成在半导体主体100中的至少两个器件单元（晶体管单元）10₁、10₂。器件单元在下面还将被称为晶体管单元。在图1中，仅图示了两个器件单元10₁、10₂。然而，半导体器件可以包括集成在一个半导体主体100中的多于两个器件单元，诸如大约数十、数百、数千、数十万或甚至数百万器件单元。