[发明专利]一种应用于半浮栅存储单元的电流型灵敏放大器电路

说明书

技术领域

本发明属于半导体存储器的灵敏放大器电路技术领域，尤其涉及一种应用于半浮栅存储单元的电流型灵敏放大器电路。

背景技术

半导体存储器被广泛应用于各种电子产品之中。随着半导体存储器技术的不断发展，半导体存储器的尺寸越来越小，密度也越来越高，半导体存储器存取数据的速度也越来越快。灵敏放大器是半导体存储器芯片的一个重要组成部分，它直接影响到半导体存储器的读取和写入速度。灵敏放大器通过对存储单元位线上的信息采样，通过电平比较进行判断，在放大后得到高、低电平（逻辑状态“1”或“0”）信号。随着半导体存储器密度的提高和容量的增大，半导体存储器阵列中每根位线上所述连接的存储单元的数量也越来越大，单根位线上的寄生电容也越来越大，这样就降低了灵敏放大器的读取速度和增加了信号的延迟。因此对灵敏放大器的要求也越来越高。低电压、低功耗、高速、高稳定性的灵敏放大器的设计是非常重要的。

现在的半导体存储器芯片中通常采用电压型灵敏放大器，一个典型的电压型灵敏放大器电路如图1所示，由一个差动输入级和一个交叉耦合锁存器构成。随着微电子工艺进入深亚微米乃至纳米尺寸，半导体器件的有效沟道长度和阈值电压受到的影响愈加明显，从而影响了半导体存储器的性能和可靠性。特别是阈值电压失配的存在需要灵敏放大器正常工作状态下有更高的位线电压摆幅，这加长了位线的充放电时间，不利于灵敏放大器速度和功耗的优化，因此现在对半导体存储器的灵敏放大器的设计需要解决位线充放电时间对灵敏放大电器速度提升的制约。

发明内容

鉴于上述现有技术存在的缺陷，本发明的目的是提出一种应用于半浮栅存储单元的电流型灵敏放大器电路。

本发明的目的将通过以下技术方案得以实现：

一种应用于半浮栅存储单元的电流型灵敏放大器电路，包括钳位位线灵敏放大电路以及读取和写回电路，所述读取和写回电路由级联的第一电压转化电路和第二电压转换电路构成，所述第一电压转化电路的第一输出端（b端）和第二输出端（b^*端）分别接所述第二电压转化电路的第一输入端（c端）和第二输入端（c^*端）；

所述钳位位线灵敏放大电路的第三输出端（f端）和第四输出端（f^*端）分别接所述第一电压转化电路的第三输入端（a端）和第四输入端（a^*端），所述第二电压转化电路的第五输出端（d端）和第六输出端（d^*端）接所述半浮栅存储单元阵列的位线。

优选的，上述的电流型灵敏放大器电路，所述第一电压转化电路包括交叉耦合的第一MOS管（M13）和第二MOS管（M14），以及第一输入MOS管（M15）和第二输入MOS管（M16），所述第一MOS管（M13）和第二MOS管（M14）的源极或漏极通过第三MOS管（M12）接第一参考电平（VCC），所述第三MOS管（M12）的栅极接第一控制信号(WRB3)，所述第一输入MOS管（M15）和第二输入MOS管（M16）的源极或漏极通过第四MOS管（M17）接地，所述第四MOS管（M17）的栅极接第二控制信号(WRB4)。

优选的，上述的电流型灵敏放大器电路，所述第二电压转化电路包括交叉耦合的第五MOS管（M21）和第六MOS管（M22），以及第三输入MOS管（M19）和第四输入MOS管（M20），所述第五MOS管（M21）和第六MOS管（M22）的源极或漏极通过第七MOS管（M23）接第二参考电平（VSS），所述第七MOS管（M23）的栅极接第三控制信号(WRB5)，所述第三输入MOS管（M19）和第四输入MOS管（M20）的源极或漏极通过第八MOS管（M18）接第一参考电平（VCC），所述第八MOS管（M18）的栅极接第四控制信号(WRB6)。

优选的，上述的电流型灵敏放大器电路，还包括预充电电路，所述预充电电路包括第九MOS管（M1），所述第九MOS管（M1）的栅极接预充电控制信号（HOLD）, 所述第九MOS管（M1）的源极或漏极接预充电参考电平（V1），相应地，所述第九MOS管（M1）的漏极或源极接所述半浮栅存储单元阵列的位线。

优选的，上述的电流型灵敏放大器电路，还包括一个信号控制开关，所述信号控制开关包括第十MOS管（M2），所述第十MOS管（M2）的栅极接第五控制信号（SENSE）, 所述第十MOS管（M2）的源极或漏极接所述半浮栅存储单元阵列的位线，相应地，所述第十MOS管（M2）的漏极或源极接所述钳位位线灵敏放大电路的第五输入端（e端）。