[发明专利]三维存储器阵列的串选择线及其制作方法

说明书

技术领域

本发明是有关于一种半导体元件，且特别是有关于一种三维存储器阵列的串选择线(string select line，SSL)及其制作方法。

背景技术

由于非易失性存储器具有存入的数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作。

随着电子元件的尺寸缩小，由存储单元阵列构成的存储器的尺寸也随之缩小。然而，受限于目前的光刻技术，一般二维的存储单元阵列在尺寸缩减上(例如缩小相邻存储单元之间的间距)受到限制。

设计者正在寻求堆栈多重薄膜结构以构成存储单元的技术，这种技术有潜力达成相当大的储存容量以及较低的单位比特成本。这就是目前高度受到业界关注的三维存储器阵列。然而，目前的三维存储器阵列工艺的复杂度较高，且在尺寸的缩减上仍受到现有光刻技术的限制。

发明内容

本发明提供一种三维存储器阵列的串选择线及其制作方法，可以让串选择线的栅极更易于控制，且可以避免串选择线的栅极被编程或擦除的状况。

本发明的三维存储器阵列的串选择线的制作方法包括以下步骤：首先，提供介电基底，该介电基底上已形成了叠层和硬掩模层，其中叠层包括交替堆栈的多个介电层和多个第一导电层，且具有暴露出该介电基底的两个第一开口，叠层位于两个第一开口之间的部分用以形成串选择线；硬掩模层覆盖叠层且具有第二开口，第二开口位于这些第一开口上方且暴露这些第一开口之间的叠层。接着，进行热处理以在叠层的该部分的侧壁上形成氧化层。然后，在这些第一开口和该第二开口中形成第二导电层，该第二导电层和该氧化层接触。而后，移除部分叠层、部分硬掩模层和部分第二导电层，以形成串选择线和位线图案，其中串选择线包括叠层的该部分以及包覆叠层的该部分的第二导电层。

在本发明的一实施例中，在叠层的该部分的侧壁上形成氧化层的方法包括在叠层的该部分中的这些第一导电层的侧壁上形成氧化层。

在本发明的一实施例中，该叠层的最上层为介电层。

在本发明的一实施例中，该第二开口包括形状相同的第一部分和第二部分，以及连接第一部分和第二部分且暴露出叠层的第三部分，第一部分和第二部分的形状分别和每一第一开口相同。

在本发明的一实施例中，移除部分叠层的方法是干式刻蚀法，且此干式刻蚀法对介电层和第一导电层不具选择性。

在本发明的一实施例中，第二开口的形成方法包括以下步骤。在介电基底上依序形成全面覆盖介电基底的堆栈材料层和硬掩模材料层。在堆栈材料层和硬掩模材料层中形成两个第三开口以形成具有这些第一开口的该叠层。移除这些第三开口之间的硬掩模材料层以形成具有该第二开口的该硬掩模层。

在本发明的一实施例中，移除这些第三开口之间的该硬掩模材料层的方法包括以下步骤。在介电基底上形成填满这些第三开口且覆盖该硬掩模材料层的材料层。在该材料层上形成图案化光刻胶层。以图案化光刻胶层为掩模，移除部分该材料层以及这些第三开口之间的硬掩模材料层。移除剩余的该材料层。

在本发明的一实施例中，该材料层包括有机介电材料层和富硅聚合物层，有机介电材料层填满这些第三开口，富硅聚合物层全面覆盖介电基底。

在本发明的一实施例中，介电层的材料为氧化物。

在本发明的一实施例中，第一导电层的材料为多晶硅。

在本发明的一实施例中，第二导电层的材料为多晶硅。

本发明的三维存储器阵列的串选择线包括介电基底；串选择线结构，位于介电基底上，串选择线结构包括交替堆栈的多个介电层和多个第一导电层；第二导电层，覆盖串选择线结构的侧壁和顶部；以及氧化层，位于第一导电层和第二导电层之间，且与第一导电层和第二导电层接触。

在本发明的一实施例中，串选择线结构的最上层为介电层。

基于上述，本发明提出一种新颖的三维存储器阵列的串选择线的制作方法。将串选择线的工艺和字线的工艺分开。以栅极氧化物作为串选择线中栅极的栅介电层，这可以让Vt降低，也不会发生串选择线的栅极无意间被编程或擦除的现象。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例作详细说明如下。

附图说明

图1A到图10B是根据本发明第一实施方式所绘示的一种三维存储器阵列的串选择线的制作方法的流程图，其中图1A到图6A、图8A、图9和图10A是上视图，其他图式则是沿着各个上视图的剖面线所绘示的剖面图或局部放大图。

【符号说明】

100：介电基底

101：开口