[发明专利]一种提高芯片健壮性的新型测试控制电路和方法

说明书

技术领域

本发明主要应用于信息安全技术领域，在不降低安全性的前提下，提高了芯片的健壮性。

背景技术

在芯片的设计中，测试模式下往往有最大的读写控制权限，为保护存储在芯片内用户数据的安全，在芯片测试完成后要退出测试态，但在芯片使用过程中因外部干扰而导致测试控制电路启动使芯片进入测试态，存在芯片内数据被非预期改写的风险。通常的测试控制电路设计示意图如图1所示，将测试使能信号放入圆片划片槽中，在圆片测试时测试使能信号有效，芯片处于测试状态，测试完成后放在划片槽中的fuse被划断，测试使能信号通过下拉电阻保持为低电平，芯片退出测试模式。在使用过程中如果芯片受到外部干扰，DFF1Q端发生跳变，则芯片会进入测试模式，发生非预期的动作，可能导致芯片内的数据被改写。

发明内容

本发明用测试使能信号同时控制测试电路的时钟端和复位端。一旦放入划片槽中的fuse线被划断，芯片退出测试模式，测试电路在失去时钟供给的同时，所有测试电路内部的寄存器都将被复位。这样，所有寄存器的时钟端和复位端均被fuse线所控制，即所有寄存器同时处于复位且时钟无效的状态。这种设计方法的优势如下：1)测试控制电路的寄存器的输出很难同时发生异常跳变使得测试电路时钟有效且复位无效，从而大大降低芯片异常进入测试模式的概率；2)测试模式探测的时钟被屏蔽，测试模式探测状态机不会被启动，进一步降低了异常进入测试模式的概率；3)一旦异常进入测试模式，芯片能通过fuse线复位所有测试电路的寄存器，及时退出异常的测试模式。以上三方面大大降低了测试模式异常进入的概率和保持时间，从而降低芯片内数据被改写的几率，提高了芯片的健壮性。

本发明使用测试使能信号同时控制测试电路的时钟端和复位端，当测试使能信号无效后，测试电路的复位信号处于有效状态，测试电路的时钟处于固定电平状态，即测试电路处于复位状态同时无时钟信号，从而保证了测试使能信号无效后测试电路不会启动。

按照本发明提供的设计方法，用于测试电路时钟信号控制的模块①(时钟控制电路)和用于测试电路复位信号控制的模块②(复位控制电路)由测试使能信号控制，当测试使能信号无效时，无论模块①和模块②是否活动，模块①输出的时钟信号处于不翻转状态，模块②输出的复位信号处于有效状态即测试电路处于复位状态。

按照本发明提供的设计方法，当模块①复位时，其输出的时钟信号处于不翻转状态，当模块①复位无效且有时钟时，其输出的时钟信号是否有效受测试使能信号和外部时钟控制，只有当测试使能有效且有外部时钟时才会有时钟输出；当模块②复位时，其输出的复位信号处于有效状态，当模块②复位无效且有时钟时，其输出的复位信号受测试使能信号控制，只有当测试使能信号有效时，输出的复位信号才会无效。

按照本发明提供的设计方法，测试使能信号和上电复位信号通过模块③(复位产生电路)产生一个复位信号用于复位模块①和模块②。上电时模块①、模块②通过上电复位信号处于复位状态；当测试使能信号无效时，模块①和模块②处于复位状态。

按照本发明提供的设计方法，模块②(复位控制电路)的时钟信号由模块①(时钟控制电路)提供。模块①的时钟由外部输入，模块④(测试使能控制电路)的时钟由外部输入，模块④的复位受上电复位信号控制。

本发明通过以上方法使得测试电路的复位和时钟均处于测试使能信号的控制之下，一旦测试使能信号无效则很难通过单节点异常跳变使芯片进入测试模式。

附图说明

图1通常的测试控制电路设计示意图

图2采用本发明的测试控制电路设计实现示意图

具体实施方式

下面以上升沿触发的测试电路为例说明本发明的具体实施方式。

如图2所示，测试使能信号(信号1)通过放在划片槽中的fuse线与寄存器DFF2的Q端相连，DFF2的D端接高电平，DFF2置位端接上电复位信号(信号2)，在上电复位过程中信号1保持高电平，上电复位结束后，信号1由DFF2Q端驱动为高电平，测试使能有效。当fuse线被划断，信号1与DFF2Q端断开，通过下拉电阻保持低电平，测试使能无效，芯片退出测试模式。

信号1和信号2经过与门AND1产生复位信号(信号3)用于复位“复位控制电路”的DFF3、DFF4和“时钟控制电路”的DFF1。