[发明专利]叠层元器件及其制造方法无效
申请号: | 201310638551.6 | 申请日: | 2013-12-02 |
公开(公告)号: | CN103626515A | 公开(公告)日: | 2014-03-12 |
发明(设计)人: | 李可;戴春雷;余瑞麟 | 申请(专利权)人: | 深圳顺络电子股份有限公司 |
主分类号: | C04B37/04 | 分类号: | C04B37/04;B32B17/06;B32B18/00;B32B37/06 |
代理公司: | 深圳新创友知识产权代理有限公司 44223 | 代理人: | 王震宇 |
地址: | 518110 广东省深*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 元器件 及其 制造 方法 | ||
技术领域
本发明涉及片式叠层元器件的制造,特别是涉及一种叠层元器件及其制造方法。
背景技术
在包含有多种异相材料的叠层片式元器件制造过程中,异相材料之间的共烧是其技术关键。在多层结构中,铁氧体材料与玻璃陶瓷材料具有较低的烧结温度,都能够分别与内置电极层在低于金属导体的温度下达到良好的共烧。然而在异相材料共烧时往往由于烧结收缩特性不匹配导致烧成后的叠层产品产生分层、开裂以及翘曲等诸多缺陷,这成为阻碍异相材料共烧发展的一个瓶颈。由于玻璃陶瓷材料的收缩发生在650~800℃,铁氧体材料的收缩发生在800~900℃,所以当铁氧体材料在800~900℃开始烧结收缩时,玻璃陶瓷材料的收缩已经完成,在两种材料的结合面上,铁氧体材料的收缩受到已经无法再收缩的玻璃陶瓷材料的限制,产生内应力,该内应力积累到一定程度,就会造成烧成后的叠层产品分层、开裂以及翘曲。
铁氧体材料与玻璃陶瓷材料的烧结收缩特性差异很大,且铁氧体材料的烧结收缩特性与电磁特性紧密相关,通过改进原材料提高共烧结相容性的方法往往耗时耗力。
发明内容
本发明的目的在于克服现有技术的不足,提供一种叠层元器件及其制造方法,提高铁氧体材料与玻璃陶瓷材料共烧结相容性。
为实现上述目的,本发明采用以下技术方案:
一种叠层元器件,包括铁氧体材料层和在所述铁氧体材料层的一面的玻璃陶瓷材料层,还包括设置在所述铁氧体材料层的另一面或插入所述铁氧体材料层中间的限制层,所述限制层对于所述铁氧体材料层产生的应力限制至少部分抵消所述玻璃陶瓷材料层对所述铁氧体材料层产生的应力限制。
优选地:
所述限制层的厚度小于所述玻璃陶瓷材料层的厚度,所述限制层的收缩率小于所述玻璃陶瓷材料的收缩率。
所述限制层为掺杂有氧化铝或者氧化锆材料的玻璃陶瓷材料。
所述限制层包括60~90%质量比的玻璃陶瓷材料和10~40%质量比的氧化铝材料,优选为80%质量比的玻璃陶瓷材料和20%质量比的氧化铝材料。
所述限制层包括60~70%质量比的Zn-Cu铁氧体、20~25%质量比的碱硼硅酸盐玻璃和5~15%质量比的氧化铝材料。
所述限制层的数量为一层、两层或更多层。
所述叠层元器件按层叠顺序依次至少包括第一限制层、第一铁氧体材料层、玻璃陶瓷材料层、第二铁氧体材料层以及第二限制层,所述第一限制层和所述第二限制层的厚度均为30μm,所述第一铁氧体材料层和所述第二铁氧体材料层的厚度均为80μm,所述玻璃陶瓷材料层的厚度为180μm。
优选地:
一种制作所述叠层元器件的制造方法,包括以下步骤:
a.分别制作铁氧体材料层、玻璃陶瓷材料层和限制层,其中所述限制层的收缩率小于所述玻璃陶瓷材料层的收缩率,所述玻璃陶瓷材料层上形成有内电极;
b.对所述铁氧体材料层、所述玻璃陶瓷材料层和所述限制层薄膜叠层,形成生坯,其中所述限制层设置在所述铁氧体材料层的与所述玻璃陶瓷材料层相对的另一面或插入所述铁氧体材料层中间;
c.对所述生坯完成成型处理,形成电子元器件。
所述铁氧体材料层、所述玻璃陶瓷材料层和所述限制层通过流延法制作,所述内电极通过丝网印刷法制作。
所述成型处理包括等静压、切割、排胶、烧结、封端和电镀。
本发明的技术效果:
本发明通过增加一层或多层限制层,利用其在烧结过程中与铁氧体材料烧结收缩特性的差异,产生应力限制铁氧体磁性材料的收缩形变,至少部分抵消玻璃陶瓷材料层因为收缩特性不同而对铁氧体材料层产生的应力限制,以此改变铁氧体材料部分的整体烧结收缩特性,从而达到提高铁氧体材料与玻璃陶瓷材料共烧结相容性,增加铁氧体材料与玻璃陶瓷材料之间的结合力,防止铁氧体材料与玻璃陶瓷材料之间因烧结收缩特性的差异出现开裂、分层。本发明相对于改进材料提高共烧结相容性的方法,优点如下:
1、适用性广。只要共烧的铁氧体材料烧结温度高于玻璃陶瓷材料,两种材料的结合面上能形成一定结合力,本方法即可适用。
2、可调范围大。对于不同的铁氧体材料和玻璃陶瓷材料共烧,只需要调整限制层的材料配比,例如玻璃陶瓷材料主体材料中掺杂氧化铝或氧化锆的量,以及限制层的厚度,就能达到所需的共烧效果。
3、开发周期短。
附图说明
图1是本发明的一种具体实施例叠层元器件的结构示意图。
图2是本发明的一种具体实施例叠层元器件的内应力示意图。
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