[发明专利]FPGA芯片的局部布局的优化方法

说明书

技术领域

本发明涉及微电子领域中的集成电路设计技术领域，特别是现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）芯片的局部布局的优化方法。

背景技术

FPGA是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。

随着FPGA芯片规模的扩大，芯片的布局愈发显得关键和重要，直接决定着芯片布线的复杂度和布线的成功率，并影响着芯片的面积、频率等性能。因此在芯片布局上需要综合考虑多方面的代价，在满足多种约束的条件下，如何通过芯片布局，特别是局部布局的优化，来保证FPGA芯片的面积、频率和可布性，成为保证芯片质量的关键。对此，业界还没有提出很好的解决方法。

发明内容

本发明的目的是针对现有技术的缺陷，提供了一种FPGA芯片的局部布局的优化方法，通过增量式的移动FPGA芯片中的基本单元，并对线网长度代价函数、逻辑单元密度代价函数和时间余量代价函数综合计算得到当前布局下的综合代价，通过判断基本单元移动后综合代价是否得到优化而确定是否接受移动后的布局，从而确定了各基本单元在FPGA芯片中的最优位置，实现了FPGA布局的优化，并通过增量式的方法兼顾了布局优化的效率。

本发明实施例提供了一种FPGA芯片的局部布局的优化方法，包括：

根据所述第一布局下的FPGA芯片的线网长度代价函数、逻辑单元密度代价函数和时间余量代价函数进行加权计算，得到第一布局下的综合代价；

将所述第一布局下的综合代价设定为基准综合代价；

对所述第一布局下的一个基本单元的位置进行调整，得到第二布局；其中，所述基本单元包括查找表和/或寄存器；

根据所述第二布局下的FPGA芯片的线网长度代价函数、逻辑单元密度代价函数和时间余量代价函数进行加权计算，得到第二布局下的综合代价；

当所述第二布局下的综合代价小于基准综合代价时，接受对所述一个基本单元位置的调整；

将所述第二布局下的综合代价设为基准综合代价；并对所述第一布局下的下一个基本单元的位置进行调整。

优选的，在所述根据所述第一布局下的FPGA芯片的线网长度代价函数、逻辑单元密度代价函数和时间余量代价函数进行加权计算之前，所述方法还包括：

获取全局布局后的基本单元的信息；

根据布局合法化约束条件对所述基本单元进行布局调整，得到所述第一布局；所述第一布局中，所述基本单元的布局位置满足布局合法化约束条件。

优选的，所述加权计算具体为：

C=α×W+β×T+（1-α-β）×D

其中，C为综合代价、α为线网长度代价函数的权重、β为时间余量代价函数的权重、W为线网长度代价函数、T为时间余量代价函数、D为逻辑单元密度代价函数。

进一步优选的，所述线网长度代价函数W具体为：

W=总线网长度/基准总线网长度。

进一步优选的，所述时间余量代价函数T具体为：

T=Δ时间余量/基准时间余量。

进一步优选的，所述逻辑单元密度代价函数D具体为：

逻辑单元中，查找表和寄存器的使用百分比。

进一步优选的，所述逻辑单元密度代价函数D具体为：

每个逻辑单元的输入输出线网的数量占芯片的每个逻辑单元的总的可用线网数量的百分比。

优选的，所述对所述第一布局下的一个基本单元的位置进行调整具体为：

对所述第一布局的全部路径中的所述一个基本单元的位置进行调整；或者

对所述第一布局的关键路径中的所述一个基本单元的位置进行调整。

进一步优选的，当所述第二布局下的综合代价不小于基准综合代价时，所述方法还包括：

对所述第一布局下的下一个基本单元的位置进行调整。

本发明实施例提供的FPGA芯片的局部布局的优化方法，通过增量式的移动FPGA芯片中的基本单元，并对线网长度代价函数、逻辑单元密度代价函数和时间余量代价函数综合计算得到当前布局下的综合代价，通过判断基本单元移动后综合代价是否得到优化而确定是否接受移动后的布局，从而确定了各基本单元在FPGA芯片中的最优位置，实现了FPGA布局的优化，并通过增量式的方法兼顾了布局优化的效率。

附图说明

图1为本发明实施例提供的FPGA芯片的局部布局的优化方法的流程图；