[发明专利]存储器线路结构以及其半导体线路制作工艺

权利要求书

1.一种用以形成特定图形特征的半导体制作工艺，其包含下列步骤：

依序在一基底上形成一目标层以及多个等间隔排列的内核体，该些内核体具有一相同宽度；

在该目标层与该些内核体上共形地形成一间隙壁材料层，如此该间隙壁材料层形成有多个沟槽，各该沟槽位于两相邻的内核体之间；

在该间隙壁材料层上形成一第一光致抗蚀剂，其中该第一光致抗蚀剂涵盖一预定区域，该预定区域涵盖至少两个该些内核体以及至少一该沟槽；

以该第一光致抗蚀剂为掩模进行一第一蚀刻制作工艺去除该预定区域以外部分的该间隙壁材料层，以裸露出位于该预定区域以外的该些内核体；

去除该些裸露的内核体以裸露出其下方的该目标层；

在该预定区域内的该间隙壁材质层上形成一第二光致抗蚀剂，该第二光致抗蚀剂至少涵盖该预定区域中所有的该沟槽；以及

以剩余的该间隙壁材质层以及该第二光致抗蚀剂为掩模进行一第二蚀刻制作工艺，以图形化该目标层。

2.如权利要求1所述的用以形成特定图形特征的半导体制作工艺，另包含在形成该第一光致抗蚀剂前在该间隙壁材质层上形成一平坦层。

3.如权利要求2所述的用以形成特定图形特征的半导体制作工艺，其中该第一蚀刻制作工艺为一各向异性蚀刻制作工艺，其会移除该预定区域以外的部分该平坦层。

4.如权利要求3所述的用以形成特定图形特征的半导体制作工艺，其中该去除该些裸露的内核体的步骤包含去除该第一光致抗蚀剂以及剩余的该平坦层。

5.如权利要求2所述的用以形成特定图形特征的半导体制作工艺，该平坦层包含抗反射层。

6.如权利要求1所述的用以形成特定图形特征的半导体制作工艺，其中该些内核体之间的等间距为该些内核体的宽度的三倍。

7.如权利要求1所述的用以形成特定图形特征的半导体制作工艺，其中该间隙壁材质层具有一致的厚度，且该厚度对应到所欲形成的字符线或位线的宽度。

8.如权利要求1所述的用以形成特定图形特征的半导体制作工艺，其中该预定区域对应到所欲形成的选择栅。

9.如权利要求1所述的用以形成特定图形特征的半导体制作工艺，其中该特定图形特征为多条字符线或位线以及一选择栅图形。

10.如权利要求1所述的用以形成特定图形特征的半导体制作工艺，其中该第二蚀刻制作工艺为一各向异性蚀刻制作工艺，其会去除该预定区域外、各该沟槽下方的该间隙壁材质层，使得该预定区域外的该间隙壁材质层变为多个等宽且等间隔的间隙体。

11.一种存储器线路结构，包含：

基底；

多条间隔排列的字符线，设置在该基底上且彼此间隔一间距，其中该字符线的宽度为F；以及

选择栅，设置在该些字符线旁，其中该选择栅的宽度为(7+4n)F，n为大于等于1的正整数。

12.如权利要求11所述的存储器线路结构，其中该选择栅与该字符线相隔(2n-1)F的间距。