[发明专利]存储器线路结构以及其半导体线路制作工艺

说明书

技术领域

本发明大体上涉及一种存储器线路结构以及其半导体制作工艺，具体言之，其是关于一种以间隙壁自对准双图案法(Spacer Self-Aligned Double Patterning,SADP)制作存储型闪存存储器(NAND flash)线路结构的制作工艺。 

背景技术

光刻制作工艺为利用曝光显影步骤来将掩模上的电路图案缩微转印至晶片上，用于制作出特定线路图形的制作工艺。然，随着半导体制作工艺的微缩，传统的光学光刻技术已面临了实作瓶颈。以现今主流的193纳米(nm)波长的氟化氩(ArF)激光光源为例，其可达到的最小晶体管半间距(half-pitch)为65纳米，若再搭配业界现有的浸润式光刻(Immersion Lithography)技术，晶体管半间距则可以再推进至45纳米，但这已是光刻曝光的物理极限。若要实现45纳米以下制作工艺半间距的要求，则须仰赖更高阶的光刻技术，如浸润式光刻搭配双图案法(Double Patterning)技术、极紫外光(Extreme Ultra Violet,EUV)技术、无掩模光刻(Maskless Lithography,ML2)技术，以及纳米转印(Nano-imprint)等技术。 

在上述所提的各种光刻技术中，间隙壁自对准双图案法(Spacer Self-Aligned Double Patterning,SADP)是目前有别于双光刻蚀刻法(litho-etch-litho-etch)、在商用化实作中最成熟的技术之一，其能够使用现有的设备来达成更微细的线路制作，而无需换购极为昂贵黄光机台或是进行大规模的资本投资。在业界双图案技术与相关设备逐渐成熟的环境下，原本面临物理极限的193纳米浸润式光刻因而得以延伸应用至32纳米与22纳米制作工艺节点，成为下一世代光刻制作工艺的主流技术。 

所谓的双图案技术，即为将原本单一绸密的半导体线路图形分成两个交错或互补的图案，并通过浸润式光刻等光刻技术分别转印之，再将曝光在晶片上的两个图案结合达到最后完整的电路图案，其可减轻依赖第一次掩模与 与第二次掩模重叠精准度的需求。将此技术应用在现今存储型闪存存储器(NAND flash)的制作工艺中，其可在存储区块(block)中制作出间距在28纳米以下的字符线(word line)或位线(bit line)结构，有效地增进存储器在单位面积下所能达到的存储容量。 

对于现今一般现有的自对准双图案技术在存储型闪存存储器的制作中，特别是关于线串列区(string)中字符线与选择栅(select gate,SG)等结构的制作中，由于字符线与选择栅的宽度差距极大，且其间的间距已经微缩到了数十个纳米的等级，在如此低的特征尺寸环境下，制作工艺中因线路特征的疏密程度所造成的微负载效应(micro loading effect)愈形明显，使得线路图形中疏区与密区所形成的图形特征难以获得较佳、一致的线宽(critical dimension uniformity,CDU)、线宽粗糙度(line width roughness)、以及线缘粗糙度(line edge roughness)等性质。对此，目前业界普遍作法为在疏密图形的交界处，如字符线与选择栅的交界，设置额外的虚置图形特征(dummy pattern)，如数条虚置的字符线。此虚置图形特征是作为一牺牲结构来取代原先一般制作工艺手段中所会产生的不均一线路图形。如此，虚置图形以外的正常图形将可以获得较为均一的线路性质。 

除了采用上述虚置图案的作法外，目前业界也有采用规律图案来制作不同宽度的线路图案的作法。现在请参照图1，其绘示出目前先前技术中使用规律图案来制作选择栅的作法截面示意图。如图1所示，基底10上形成有多晶硅层12用以制作字符线与选择栅，此多晶硅层102上已经使用双图案法制作出间隙体14图案界定出字符线图案，一由可平坦化材料构成的平坦层16，例如一抗反射层，覆盖住间隙体14与多晶硅层12。此作法直接以一光致抗蚀剂18设置在平坦层16上来界定出所欲制作的选择栅区域，光致抗蚀剂18会涵盖数个间隙体14的范围，且较佳是光致抗蚀剂18的两端分别位在两间隙体14上方且不超出该两间隙体的边界，如此制作出来的选择栅与邻近的字符线会有规律的间距。