[发明专利]一种基于FPGA的同步采样时钟闭环校正方法和系统

说明书

技术领域

本发明属于电工技术领域，具体涉及一种基于FPGA的同步采样时钟闭环校正方法。

背景技术

智能变电站以全站信息数字化、通信平台网络化、信息共享标准化为基本要求，实现信息采集、测量、控制、保护、监测和计量等功能，而站域信息实时同步采集技术是实现智能变电站各种应用功能的基础，它要求电子式互感器对电网电流和电压的数据采样达到每秒数千次，一经采样便可被多个智能变电站中各个智能电子设备(IED)共享。但无论控制、保护，还是监测、计量的计算处理都要求采样数据应在同一个时间点上采集，以免相位和幅值产生误差。

对于过电流保护等保护，因为电子式互感器合并单元本地晶振时钟的短期稳定性非常高，不会对保护的动作精度造成影响。但对于差动保护和计量，由于合并单元本地晶振时钟并不十分准确，经过长时间的误差累积，会造成跨间隔间不同合并单元的相位误差和幅值误差的逐渐扩大，导致差动保护的误动作和计量的严重误差。

因此，发明一种性能更为优越、应用范围更为广泛的同步采样时钟闭环校正的新方法成为亟需解决的课题。

发明内容

针对上述问题，本发明提出了一种电子式互感器合并单元中同步采样时钟的设计，致力于解决合并单元同步采样时钟对晶振依赖性强，在晶振老化，频率准确度降低的情况下，输出误差较大的不足。

为达到上述目的，本发明采取的技术方案为：

一种电子式互感器合并单元中同步采样时钟的设计，包括如下步骤：

1）通过PPS判断模块对PPS脉冲信号脉冲持续时间与相邻脉冲触发周期分别进行判断，来检测其脉冲信号的正确性；

2）通过错误处理模块实时接收并检测PPS判断模块发送的动作信号，以作出相应的反应；

3）通过误差校正模块对本地晶振时钟的频率进行校正并根据动作信号的状态对同步重采信号的频率误差和相位误差进行测量和校正；

4）通过倍频计算模块生成80点/周波的同步重采信号，同时将输出信号反馈给误差校正模块形成了一个闭环系统，根据误差校正模块发送来的校正信息对输出自动进行调整。

步骤一中采用PPS判断模块对PPS脉冲信号脉冲持续时间与相邻脉冲触发周期分别进行判断，来检测脉冲信号的正确性，即当合并单元系统启动后，FPGA就开始不断循环读取PPS脉冲信号输入引脚信号，直到检测到脉冲信号上升沿到来后同时触发两个计数器开始计数，通过本地时钟源对PPS脉冲信号进行检测。然后进行两个计数器数值的判断来判断脉冲信号的有效性。

步骤三中采用累计法测量4000个同步重采脉冲信号的间隔T_c，并通过倍频计算模块保证T_c=T_p，以避免了即使在晶振误差最大化的情况下，其两次同步重采信号间隔误差也只有0.25Hz，很难检测出的问题。

步骤四中采用了一种通过累加器实现的倍频方法，在FPGA中可以定义一个位宽W的reg寄存器型累加器Baund_acc与累加值变量Baund_inc。累加器Baund_acc容量2^w表示同步重采信号周期的数字量化值，累加值Baund_inc表示晶振周期的数字量化值。因此有：

F_cry/F_res=2^w/Baund_inc

考虑到F_res=4000Hz，可求得

Baund_inc=4000·2w/M‾]]>

在每个晶振周期到来时，累加器Baund_acc都会加上Baund_inc，进行一次累加计算，则累加器的最高位输出即为占空比为50%的同步重采信号。此方法为实现同步重采信号的零时刻输出误差校正需要最长时间为

t_s=F_cry/(500·F_res)=25s