[发明专利]3DIC互连装置和方法

说明书

技术领域

本发明涉及半导体技术领域，更具体地，涉及3DIC互连装置和方法。

背景技术

由于各种电子部件（例如，晶体管、二极管、电阻器、电容器等）的集成度的不断提高，因此半导体产业经历了快速发展。在大多数情况下，集成度的提高来自于最小部件尺寸（例如，将半导体工艺节点朝着亚20nm节点缩减）的不断变小，这使得更多的部件被集成在给定区域内。近年来，随着对微型化、更高速度、更大带宽以及更低功耗和延迟的需求的不断提高，已经产生了对半导体管芯的更小和更具创造性的封装技术的需要。

由于半导体技术的进一步发展，因此堆叠式半导体器件（例如，3D集成电路（3DIC））作为有效替代物已出现从而进一步降低半导体器件的物理尺寸。在堆叠式半导体器件中，在不同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等有源电路。两个或多个半导体晶圆可安装在另一个晶圆的顶部，以进一步降低半导体器件的形状因数。

通过合适的接合技术可将两个半导体晶圆接合在一起。常用的接合技术包括直接接合、化学活化接合、等离子体活化接合、阳极接合、共晶接合、玻璃熔块接合、粘合接合、热压缩接合、反应接合等。可在堆叠式半导体晶圆之间提供电连接。堆叠式半导体器件可提供更高的密度和更小的形状因数，并且能够增强性能和降低功耗。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种装置，包括：

第一半导体芯片，包括第一衬底、多个第一金属间介电层、和形成在所述第一衬底上方的所述第一金属间介电层中的多条第一金属线；

第二半导体芯片，具有接合至所述第一半导体芯片的第一表面的表面，其中，所述第二半导体芯片包括第二衬底、多个第二金属间介电层、和形成在所述第二衬底上方的所述第二金属间介电层中的多条第二金属线；以及

导电插塞，从所述第一半导体芯片的第二表面延伸穿过所述第一半导体芯片，并到达所述第二半导体芯片中的所述多条第二金属线中的一条，所述导电插塞具有从所述第一半导体芯片的第二表面至所述第一半导体芯片中的所述多条金属线中的一条的连续垂直侧壁。

在可选实施例中，所述导电插塞在所述第一半导体芯片中的多条金属线中的两条金属线之间延伸。

在可选实施例中，所述装置还包括：位于所述导电插塞和所述多个第一金属间介电层中的一个或多个之间的介电衬层。

在可选实施例中，所述介电衬层未延伸至所述第一半导体芯片中的多条金属线中的一条。

在可选实施例中，所述导电插塞将所述第一半导体芯片中的多条金属线中的一条电连接至所述第二半导体芯片中的多条第二金属线中的一条。

在可选实施例中，所述第一半导体芯片中的多条金属线中的一条具有凹槽。

在可选实施例中，所述导电插塞的宽度为1.3μm。

根据本发明的另一个方面，还提供了一种方法，包括：

将第一半导体芯片的第一表面接合至第二半导体芯片的表面；

形成第一开口，所述第一开口从所述第一半导体芯片的第二表面部分延伸至所述第一半导体芯片中的导电部件；

在所述第一开口中形成衬层；

形成第二开口，所述第二开口从所述第一开口的底部延伸至所述第二半导体芯片中的导电部件，所述第二开口暴露出所述第一半导体芯片的导电部件的至少一部分；以及

在所述第一开口和所述第二开口中形成导电材料。

在可选实施例中，形成所述第一开口包括定时蚀刻工艺。

在可选实施例中，所述第二开口在所述第一半导体芯片中的导电部件之间延伸，并且，形成所述第二开口暴露出所述第一半导体芯片中的导电部件。

在可选实施例中，所述方法还包括：对所述第一半导体芯片中的导电部件开凹槽。

在可选实施例中，所述方法还包括：在所述导电材料上方形成介电覆盖层。

在可选实施例中，形成所述导电材料包括：在介电衬层上方形成所述导电材料，所述介电衬层未延伸至所述第一半导体芯片中的导电部件。

根据本发明的又一方面，还提供了一种方法，包括：

提供第一衬底，所述第一衬底具有上覆的一个或多个第一介电层和位于所述一个或多个第一介电层中的第一导电互连件；

提供第二衬底，所述第二衬底具有上覆的一个或多个第二介电层和位于所述一个或多个第二介电层中的第二导电互连件；

接合所述第一衬底和所述第二衬底，使所述第一介电层和所述第二介电层相对；