[发明专利]一种基于内插的全数字高速并行定时同步方法

说明书

技术领域

本发明涉及高速并行数字信息传输技术，特别适用于对串行数字处理技术难以实现的吉比特高速数字信息传输领域。

背景技术

随着技术的发展和高速业务应用需求的增加，无线通信从数十兆比特每秒向数百比特每秒，甚至于吉比特每秒的数据传输速率方向发展。而由于市场上数字器件及芯片处理速度的限制，目前数字电路最大仅能实现对百兆比特每秒量级数据的处理能力，而对于更高速率数据传输则需采用并行处理算法。

对于百兆比特每秒量级的高速数字信号的解调，定时同步的精度要求非常高。由于符号周期很短，时钟抖动超过1/4个符号，就会对其系统特性产生明显影响。对于更高传输速率的高速数字信号，定时同步电路由于现有数字器件及芯片的限制难以实现，或难以实现成本控制。采用高速并行定时同步算法可以很好地解决这一问题。进一步需合理设计高速并行定时同步算法及其实现结构，使其易于实现，且不受载波频率偏差的影响，可独立于载波恢复。

发明内容

本发明提出一种基于内插的全数字高速并行定时同步方法，其目的在于实现数百兆比特每秒乃至吉比特每秒的高速数字信息传输中的符号定时同步，突破高速传输速率条件下现有数字器件及芯片对定时同步系统的限制；该方法适用于任何调制方法和编码方式，不受载波频率偏差和相位偏差的影响，因此不需要进行载波恢复即可准确地完成定时同步。

一种基于内插的全数字高速并行定时同步方法，包括以下步骤：

（1）并行内插滤波器对接收到的N路并行数字信号分别进行定时同步插值，N是大于1的自然数；并行内插滤波器将插值后的N路并行数字信号对外输出，同时将插值后的N路并行数字信号输入至并行定时误差检测器；

（2）并行定时误差检测器分别计算插值后N路并行数字信号的定时误差信号，并求得平均定时误差信号；将平均定时误差信号输出至环路滤波器；

（3）环路滤波器对平均定时误差信号进行滤波，并输出步长调整信号至并行数字控制振荡器；

（4）并行数字控制振荡器接收步长调整信号，调整并行数字控制振荡器内部控制字，进而调整内插采样点的位置，并行数字控制振荡器将得到的分数间隔补偿信号和内插使能信号输出至并行内插滤波器；

（5）并行内插滤波器根据分数间隔补偿信号和内插使能信号在调整后的内插采样点对N路并行数字信号进行插值同步。

步骤（1）中所述的并行内插滤波器由多个独立的内插滤波器并行构成；内插滤波器由基于多项式的直接型内插滤波器组成。

步骤（2）中所述的并行定时误差检测器包括N个误差检测器和一个均值计算器，插值后的并行数字信号进入N个误差检测器进行定时误差检测，输出定时误差信号至均值计算器得到平均定时误差信号。

步骤（2）中所述的并行定时误差检测器分别计算插值后并行数字信号的定时误差，并求得平均定时误差信号包括以下步骤：

（201）误差检测器采用Gardner算法，对相邻的两路并行数字信号进行定时误差检测，将得到定时误差信号输出至均值计算器；

（202）均值计算器对N路定时误差信号进行均值计算，得到平均定时误差信号。

本发明与现有技术相比具有以下优点：

（1）本发明可以实现对多路并行数字信号的定时同步，从而降低数字定时同步系统对高速数字器件及芯片的需求。

（2）本发明可以在数百兆比特每秒乃至吉比特每秒的高速数字信息传输条件下，采用任何调制方式和编码方式获得定时误差，无需进行载波恢复即可准确地进行定时同步。

附图说明：

图1是本发明的结构示意图；

图2是并行定时误差检测器的结构示意图；

图3是环路滤波器的结构示意图；

图4是并行数字控制振荡器的结构示意图。

具体实施方式：

下面，结合附图对本发明作进一步说明。

结合图1所示，一种基于内插的全数字高速并行定时同步方法，包括以下步骤：

（1）并行内插滤波器对接收到的N路并行数字信号分别进行定时同步插值，N是大于1的自然数；并行内插滤波器将插值后的N路并行数字信号对外输出，同时将插值后的N路并行数字信号输入至并行定时误差检测器；

其中，并行内插滤波器由多个独立的内插滤波器并行构成；内插滤波器由基于多项式的直接型内插滤波器组成。

（2）并行定时误差检测器分别计算插值后N路并行数字信号的定时误差信号，并求得平均定时误差信号；将平均定时误差信号输出至环路滤波器；