[发明专利]半导体器件

说明书

提供了一种包括具有高性能并且还具有高可靠度的非易失性存储器单元的半导体器件。非易失性存储器单元包括第一n阱、在第一方向上与第一n阱分离的第二n阱、形成于第一n阱中的选择晶体管、形成为在平面视图中与第一n阱的一部分和第二n阱的一部分重叠的浮置栅极电极、以及形成于浮置栅极电极的两侧上的第二n阱中的n导电类型半导体区。在写入操作中，‑7V被施加到被选择的非易失性存储器单元的漏极，‑8V被施加到选择晶体管的栅极电极，并且此外‑3V被施加到n导电类型半导体区，以便获得更高的写入速度。由此，区分被选择的非易失性存储单元与未被选择的非易失性存储器单元。

相关申请的交叉引用

于2012年12月19日提交的日本专利申请No.2012-277362的公开内容，包括其说明书、附图和摘要，通过对其整体的引用而被结合于本文中。

背景技术

本发明涉及半导体器件，并且可以优选地被利用于包括例如非易失性存储器单元的半导体器件。

存在一种元件，该元件通过积累电荷（诸如在具有浮置状态的导体薄膜中的电子），将数据（也称为信息）存储为非易失性存储器单元。

例如，日本专利公开No.2011-9454号（专利文献1）公开了一种技术，其中浮置栅极电极被处理以便与第一n阱和第二n阱的一部分重叠，并且通过向第二n阱施加正电压并且将浮置栅极电极的电子发射至第二n阱，将所存储的数据擦除。

此外，美国专利No.6711064（专利文献2）公开了一种被提供有擦除栅极的EEPROM（电可擦除可编程只读取存储器）。

另外，美国专利申请公布No.2008/0017917（专利文献3）公开了一种非易失性存储器，被提供有浮置栅极晶体管、介电层和通过浮置栅极形成的作为擦除栅极的导电塞。

发明内容

在非易失性存储器单元中，该非易失性存储器单元被配置有MIS（金属绝缘体半导体）结构的场效应晶体管，该场效应晶体管具有作为栅极电极的处于浮置状态的导体薄膜，例如，将电子被注入浮置栅极电极中的状态定义为写入状态，并且将电子从浮置栅极电极被提取的状态定义为擦除状态。然而，当被选择的非易失性存储器单元所耦合至的位线的电压增加以便在非易失性存储器中实现更高的写入速度时，出现了一个问题，其中在耦合至同一位线的未被选择的非易失性存储器单元中引发了干扰现象，并且变得难以区分被选择的非易失性存储器单元和未被选择的非易失性存储器单元。

通过本说明书的描述和附图，其它问题和新特征将变得清晰。

根据一个实施例，非易失性存储器单元被配置有：第一阱，具有n型导电类型；第二阱，具有n型导电类型，形成在与第一阱的位置不同的位置；晶体管，形成于第一阱中；浮置栅极电极，形成为在平面视图中与第一阱的一部分以及第二阱的一部分重叠；以及半导体区，具有n型导电类型，形成于该浮置栅极电极两侧上的第二阱中。然后，在写入操作中，电压分别被施加到被选择的非易失性存储器单元的漏极以及选择晶体管的栅极电极，并且进一步地，电压被施加到形成于第二阱中的半导体区，以使得写入速度更快。因而，从未被选择的非易失性存储器单元中区分了该被选择的非易失性存储器单元。

根据一个实施例，可以提供一种半导体器件，包括具有高性能并且还具有高可靠度的非易失性存储器单元。

附图说明

图1是根据第一实施例的非易失性存储器单元的主要部分平面视图；

图2是沿图1的A-A线的主要部分横截面视图；

图3是沿图1的B-B线的主要部分横截面视图；

图4是根据第一实施例的非易失性存储器的主要部分电路图；

图5是示出了包括对应于根据第一实施例的非易失性存储器中的6比特的存储器单元的存储器单元阵列的主要部分电路图；