[发明专利]一种具有ESD保护功能的强抗闩锁可控LIGBT器件

说明书

技术领域

本发明涉及电子技术，具体的说是涉及半导体集成电路芯片的静电释放（ElectroStatic Discharge，简称为ESD）保护电路设计技术，尤指一种具有高latch up免疫力的横向绝缘栅双极性晶体管（Lateral Insulated Gate Transistors，简称LIGBT）ESD保护器件。

背景技术

在芯片生产、封装、测试、存放、搬运过程中，静电放电作为一种不可避免的自然现象而普遍存在。随着集成电路工艺特征尺寸的减小和各种先进工艺的发展，芯片被ESD现象损毁的情况越来越普遍，有关研究调查表明，集成电路失效产品的30%都是由于遭受静电放电现象所引起的。因此，使用高性能的ESD防护器件对芯片内部电路加以保护显得十分重要。

LIGBT在相同的面积下具有很高的电流泄放能力，同时很具有高的耐压能力，常见的LIGBT ESD保护结构有两种，一种是在泄放电流时发生snapback现象，一种是在泄放电流时不发生snapback现象（snapback现象为骤回转现象，是由于器件内部被击穿后，寄生BJT的开启，从而导致电流增加，电压却降低，在I-V曲线上表现会曲线回转的现象，因此称为骤回转现象）。

发生snapback现象的LIGBT ESD保护器件的结构如图1所示，包括：P型衬底1、衬底上绝缘层2、N外延层3、N外延层上的P型阱区4、N外延层上的N型阱区6、场氧化层8、多晶硅栅9、薄氧化层10、用于隔离高压器件与低压器件的隔离区13、N型重掺杂区21、两个P型重掺杂区31和32。绝缘层2位于P型衬底1顶部，N型外延区3位于绝缘层2的顶部，P型阱区4和N型阱区6位于N型外延区的顶部。N型重掺杂区21和第一P型重掺杂区31位于P型阱区4的顶部，N型重掺杂区21位于第一P型重掺杂区31和多晶硅栅9之间。第二P型重掺杂区32位于N型阱区6的顶部，第二P型重掺杂区32作为阳极；N型重掺杂区21和第一P型重掺杂区31作为阴极。其结构包含一个寄生PNP三极管Q1（由第二P型重掺杂区32、N型外延和第一P型阱区组成）、一个寄生NPN三极管Q2（由第一N型重掺杂区21、第一P型阱区4和N型外延组成）以及P阱区区的寄生电阻R_B。当阳极引脚出现一正ESD电压（即阳极为正电压，阴极为零电位）时，N-epi/P阱结反偏，发生雪崩击穿，击穿电流会在RB上产生压降，当压降大于0.7V时，BJT Q2导通，而Q2的集电极电流将为Q1的基极提供电流，Q1导通后其集电极电流将为Q2提供基极电流，最终Q1、Q2形成正反馈，寄生的SCR结构导通以泄放ESD电流。由于LIGBT导通后寄生的SCR起作用，因此泄放能力很强，但维持电压很小，因此在用于VDD和VSS之间的保护时，容易产生闩锁(latch-up)现象，导致电源持续放电，最终烧坏ESD保护电路。

没有snapback现象的LIGBT ESD保护器件的结构图与图1相同，只是P阱的掺杂浓度高，降低了P阱区的寄生电阻R_B，使得在导通电流时加在R_B上的电压小于0.7V，寄生的NPN不会开启，因此不会发生snapback现象。其TLP曲线如图2所示，由于没有发生snapback现象，因此具有很高的维持电压，具有很强的抗闩锁能力。

发明内容

本发明所要解决的，就是针对上述问题，提出一种具有ESD保护功能的强抗闩锁可控LIGBT器件。