[发明专利]确定布局设计是否是N‑可染色的方法

说明书

技术领域

本发明总体涉及半导体，更具体地，涉及半导体布局的设计方法和系统。

背景技术

在半导体制造处理中，有时通过使用多次曝光或多重图案化技术来形成单个部件层，从而提高该层的空间分辨率。例如，如果使用N次曝光或图案化处理（即，N次曝光或N重图案化）来制造部件层，并且N是不小于2的正整数，那么与针对部件层的布局设计相对应的布局图案被分为N个不同的组以用于相应的曝光或图案化处理。有时，以类似于解决图论（graph theory）中的染色问题的方式来实施图案分配处理。因此，图案分配处理有时也被称为“染色处理”，并且，如果布局设计的布局图案能够被分配为N个不同的图案化组，则布局设计有时也被称为“N-可染色”。布局设计的图案分配处理的性能通常表现为计算资源需求和耗时。

发明内容

根据本发明的一个方面，提供了一种确定用于制造集成电路的部件层的布局设计是否为N-可染色的方法，N是不小于2的正整数，布局设计包括以分层方式布置的布局单元，布局单元包括基础布局单元组和复合布局单元组，复合布局单元组包括顶层布局单元，顶层布局单元代表布局设计，并且该方法包括：从布局单元中标识出候选单元组，候选单元组中的每个候选单元都是基础布局单元组中的一个基础布局单元或者复合布局单元组中的一个复合布局单元，并且复合布局单元组中的一个复合布局单元的布局组成单元已被确定为N-可染色；确定候选单元组中的第一候选单元是否为N-可染色；以及当第一候选单元为N-可染色并且不是顶层布局单元时，通过硬件处理单元，生成第一候选单元的邻接敏感冲突图。

优选地，以迭代方式重复进行标识操作、确定操作以及生成操作。

优选地，该方法还包括：当顶层单元是N-可染色时，报告布局设计是N-可染色；以及当布局单元中有任何一个不是N-可染色时，报告布局设计不是N-可染色。

优选地，该方法还包括：确定候选单元组中的第二候选单元是否为N-可染色，其中，以并行处理方式处理确定第一候选单元是否为N-可染色和确定第二候选单元是否为N-可染色。

优选地，生成第一候选单元的邻接敏感冲突图，包括：在第一候选单元内限定邻接敏感区；生成与落在邻接敏感区中的布局图案组相对应的顶点组；当能够给顶点组中的两个顶点分配相同颜色时，通过相同颜色链路来连接这两个顶点；以及当能够给顶点组中的两个顶点分配不同颜色时，通过不同颜色链路来连接这两个顶点。

优选地，生成第一候选单元的邻接敏感冲突图还包括：当邻接敏感冲突图在包括另一个顶点之前具有两个或更多不同的配置时，将另一个顶点包括在邻接敏感冲突图中，另一个顶点与第一候选单元中未落在邻接敏感区内的布局图案相对应。

优选地，第一候选单元内的邻接敏感区被限定在第一候选单元的单元边界和第一候选单元的封锁边界之间，通过将第一候选单元的单元边界向内移动一距离来限定封锁边界，距离等于或大于预设阈值距离和预设的单元重叠允许公差之和。

优选地，第一候选单元包括布局组成单元的组合，并且该方法还包括：根据第一候选单元的布局组成单元的邻接敏感冲突图，生成第一候选单元的冲突图。

优选地，生成第一候选单元的冲突图包括：当两个顶点分别来自布局组成单元中的两个相邻布局单元的相应邻接敏感冲突图时，通过不同颜色链路来连接两个顶点；并且两个顶点代表的布局图案之间的距离小于预设阈值距离。

优选地，该方法还包括：从第一候选单元的冲突图中去除一个或多个可省略的顶点。

优选地，从第一候选单元的冲突图中去除一个或多个顶点包括：当一个或多个可省略的顶点中的一个顶点连接至第一候选单元的冲突图中个数少于（N-1）的顶点时，从第一候选单元的冲突图中去除一个或多个可省略的顶点中的这个顶点。

优选地，该方法还包括：在确定顶层单元是N-可染色之后，对布局设计实施N-可染色。

优选地，对布局设计实施N-可染色包括：实施染色操作以对布局单元中的一个布局单元的冲突图的顶点进行染色；实施合并操作以将布局单元中的一个布局单元的布局组成单元的冲突图与进行染色操作之后的布局单元中的一个布局单元的冲突图合并；以及从顶层布局单元开始以迭代方式实施染色操作和合并操作，直至布局单元的冲突图被合并和染色。