[发明专利]一种消除浅沟道隔离过程中硅基底缺陷的方法

说明书

技术领域

本发明涉及一种半导体制造工艺，特别是涉及一种消除浅沟道隔离过程中硅基底缺陷的方法。

背景技术

随着集成电路制造技术的不断发展，半导体工艺技术已经进入深亚微米时代，芯片集成度不断提升，芯片中元件的尺寸也因此不断缩小。然而无论元件尺寸如何缩小，芯片中各个元件仍必须有适当的绝缘或隔离，才能保证良好的元件性能。当元器件特征线宽缩小到0.25微米以下乃至进入纳米阶段后，传统的本征氧化隔离技术（LOCOS）由于不能适应器件电气特性以及小尺寸的要求而被浅沟道隔离技术（STI）取代。STI技术严格保证器件有源区的面积，改善了最小隔离间隔和结电容；同时沟道隔离技术采用低温工艺增加产量，降低了生产成本。诸多优点使STI技术成为深亚微米时代器件不可或缺的隔离技术。

虽然沟道隔离技术隔离效果好，而且占用面积小。但是沟道隔离在工艺实现中也存在许多技术问题，如沟道形貌的控制、STI对漏电流极为敏感以及STI刻蚀过程中往往会在沟道中产生各种各样的缺陷等。而现有的半导体制造工艺中，作为硅基底的单晶硅片是由硅的单晶块切割并经过一系列复杂的物理化学工艺以及热处理工艺制造而成。此方法制造出的单晶硅中发现存在有空洞型的原生微缺陷（COP）。对于大直径的直拉单晶硅片来说，通常这种微缺陷的尺寸在0.12微米以下，而这种微缺陷的存在往往成为影响集成电路成品率的关键因素。如在浅沟道隔离刻蚀过程中由于COP缺陷的存在使得STI刻蚀形成的沟槽容易产生如锥状形（Cone）缺陷。如图1所示，表示的是一个在电子显微镜下放大的Cone缺陷平面图。

实验中通过激光扫描仪对STI刻蚀后的同一批次产品中不同晶圆的Cone缺陷扫描，观察扫描分布图可知，相同批次的不同产品经过STI刻蚀后Cone缺陷分布几乎相同；通过明场检验仪对相同批次的不同单晶硅片的COP缺陷扫描。观察其扫描分布图发现，COP缺陷的分布也几乎相同；对比Cone缺陷分布和COP缺陷的分布得知，Cone缺陷的分布和COP缺陷的分布几乎无异，并且都具有中心密集，边缘稀疏的特点。由此实验结果说明：COP缺陷是导致Cone缺陷的根本原因，而与产品自身除COP缺陷以外的其他因素或者刻蚀工序所用机台等因素无关。

现有的浅沟道隔离刻蚀技术主要包括以下几个关键的工艺步骤：如图2所示，提供硅基底21，该硅基底中存在COP缺陷，在该硅基底的表面从下而上依次形成氧化层22、氮化硅层23。利用热氧化法形成氧化物层22时，由于硅基底表面被氧化，存在于硅基底上表面的空洞型原生缺陷因为其裸露在氧气中，因此空洞中渗入氧气被氧化成二氧化硅，在硅基底表面形成了二氧化硅缺陷211；利用事先定义好的光掩模图形刻蚀氮化硅层23，形成如图3所示的沟槽1；再利用沟槽1为掩膜并沿沟槽1刻蚀氧化层22，如图4所示，形成贯穿于沟槽1的沟槽2；接着利用沟槽1作为掩膜并沿贯通的沟槽1和沟槽2刻蚀硅基底21，如图5所示，由于刻蚀氧化硅和刻蚀硅所用的刻蚀气体不同，刻蚀氧化硅的C、F类化合物气体不能刻蚀硅,而硅的刻蚀气体却不能刻蚀氧化硅。因此，硅基底21表面被氧化了的空洞型缺陷（尺寸为0.05微米以上）不能被去除，该缺陷进一步阻挡了其下面硅的继续刻蚀，因而在硅基底中形成了一个锥形缺陷（Cone）212。没有缺陷阻挡的地方被刻蚀，形成贯穿于沟槽1和沟槽2的隔离沟槽3，至此完成浅沟道隔离的刻蚀工序。刻蚀后形成的沟槽3中被填入绝缘材料，目的是为了达到有源区中器件之间的绝缘效果。而Cone缺陷的存在，使得隔离沟槽中的硅未被除净，硅可与有源区的器件发生导电，形成漏电现象。

目前现有的制程工艺中，解决STI对漏电流敏感的问题并没有十分理想的方法，因此影响集成电路成品率的难关也难以被克服。

鉴于此，有必要提出一种新的方法来解决上述技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种消除浅沟道隔离过程中硅基底缺陷的方法，用于解决现有技术中浅沟道隔离刻蚀过程中锥形缺陷（Cone缺陷）的问题，从而解决浅沟道隔离过程中的漏电现象。

为实现上述目的及其他相关目的，本发明提供一种消除浅沟道隔离过程中硅基底缺陷的方法，其特征在于，该方法包括以下步骤：

(1)提供一硅基底，在该硅基底上表面依次形成氧化物层和氮化硅层，其中硅基底中含有氧化物缺陷；

(2)利用光掩模图形作为掩膜，对所述氮化硅层进行刻蚀，直至暴露出氧化物层上表面，从而在所述氮化硅层中形成第一沟槽；