[发明专利]集成上电复位电路

说明书

技术领域

本发明涉及一种集成的电阻器-电容器电路。某些实施例尤其涉及一种集成的上电复位电路。

背景技术

已知的是，例如微控制器或片上系统的集成设备包含集成的上电复位电路。当设备初始上电时，电源电压（V_DD）通常需要一段时间才能达到其标称工作电压。所述上电复位电路的作用是将设备的其余部分保持在复位状态，直到所述电压稳定之后。这就使得一旦电源电压稳定了，允许所述设备开始在已知状态下开始运行。

这样的上电复位电路，通常使用电阻器-电容器电路中电容器的充电来实现用于复位操作的时间延迟，所述时间延迟基于所述电容器处的电压超过阈值电平所花费的时间。

对于某些设备，所述复位时间周期可能需大致几毫秒。然而，这需要所述电路使用大的电阻器和电容器;例如，对于10毫秒的时间常数，需要10兆欧姆和160皮法。如果在集成电路中这样的电阻器被制作成电阻器层的条带，它会占用硅片的很大面积，其成本很高。

因此，在这种集成的上电复位电路中的电阻器被替代设置为晶体管的源极和漏极之间（例如，二极管连接成的晶体管），所述晶体管工作在低亚阈值导通的状态下。这种晶体管的面积可以远小于电阻器条带。

但是，这种方法仍不理想。在低亚阈值下工作的晶体管的电阻器可能非常依赖于温度、电压和工艺的变化。为了应付这些变化，上电复位电路必须设计成具有适当的长复位延迟，以确保在所有温度条件下电源电压都已经稳定。更加值得注意的是，在复位期间由于轻微的工艺变化可能会有大量的芯片间的变化。这种变化能够造成芯片制造的测试阶段的减缓，因为用于所述数字逻辑的测试程序必须包括在对芯片接通远端后的延迟，其对应于在芯片上能合理产生的在所述数字逻辑开始测试之前的最长复位延迟；否则，如果在复位时间段已经过去之后再启动测试，好芯片可能会被错误地标记为有缺陷。缓慢的测试阶段是不可取的，因为它会影响生产能力。

发明内容

本发明旨在是解决这些缺点。

从第一方面，本发明提供了一种集成上电复位电路，所述电路包括电阻器和电容器，其中，所述电阻器布置成通过量子隧穿效应通过电流，以对所述电容器充电。

从第二方面，本发明提供了一种包含集成上电复位电路的设备，其中，所述上电复位电路包括电阻器和电容器，其中所述电阻器被布置成以量子隧穿效应通过电流，以对所述电容器充电。

因此，本领域技术人员将会看出，根据本发明的上电复位电路对电容器充电，无需长的电阻器条带，也无需使用亚阈值导通晶体管。

相反，量子隧道效应可以用来提供一种集成的上电复位电路，它紧凑并且能避免亚阈值导通晶体管的高度易变性。这反过来能够使包含本发明的上电复位电路的设备的测试程序更高效。

所述电阻器优选地布置或设计成量子隧穿效应是电流流经电阻器所依据的基础或原理机制。

所述电阻器可以采取任何形式，但优选地包括绝缘层，例如氧化层。这层优选的厚度为小于约10纳米;更优选的厚度为小于约5纳米。该层的厚度在这里可以是指其平均（例如，平均值）厚度，或其最大厚度。该层通常是基本上厚度均匀的。在优选的实施方案中，所述绝缘层的厚度可以是大约2或3纳米，但是在某些实施例中，该厚度可以小于1纳米厚。

在一组优选的实施例中，所述电阻器包括场效应晶体管（FET），布置成使得，在使用中，电流以量子隧穿效应通过所述晶体管的栅极电介质。该电阻器可包含一个以上的绝缘层，例如，它可以包括两个或两个以上的场效应晶体管，所述场效应晶体管具有串联或并联布置的栅极电介质。

当然，所述上电复位电路当然可以包括附加电阻器，该附加电阻器不必一定主要以量子隧穿效应原理工作。

所述电容器可采取任何合适的形式。在某些实施例中，它包括场效应晶体管，所述场效应晶体管布置成存储穿过所述晶体管的栅极电介质的电荷。

所述电容器可以具有厚度为约6纳米或更厚的电介质层（例如，栅氧化层）。在这里该层的厚度可以是指其平均（例如，平均值）厚度，或者其最小厚度。该层通常是基本上厚度均匀的。

该电容器的用于保持电场的电介质层，优选比所述电阻器的绝缘层（例如，栅极氧化层）厚。例如，所述电阻器的绝缘层的厚度可以是5纳米或更小，而该电容器的电介质层可以是6纳米或更厚。

在上电复位电路中的电阻器和电容器可被布置成任何适当的方式，并且，如本领域的技术人员都能理解的，该电路可以包括更多的器件。所述电阻器和电容器可以被集成到任何合适的材料上，如半导体或塑料基体，但最好是集成在硅晶片上。