[发明专利]串行外围接口控制器、串行外围接口快闪存储器及其存取方法和存取控制方法

说明书

技术领域

本发明是关于一种存储器装置，特别关于一种串行快闪存储器(serial flash memory)装置。

背景技术

快闪存储器装置通常用于电子应用，如个人计算机、个人数字助理(Personal Digital Assistants,PDAs)、数字相机及移动电话。通常，快闪存储器装置分为并行快闪存储器(parallel flash memory)装置及串行快闪存储器装置。与并行快闪存储器相比，串行快闪存储器具有更少的传输线(tramsmission lines)和接脚(pin)数目。因此，串行快闪存储器的封装尺寸可相对减小，以及串行快闪存储器可作为便携式电子装置的主导存储器(dominant memory)。

一个传统8接脚(8-pin)串行外围接口(Serial Peripheral Interface,SPI)NAND快闪存储器包含芯片选择接脚CS#、串行时钟接脚SCK、串行数据输入/串行数据输入和输出接脚SI/SO0、串行数据输出/串行数据输入和输出接脚SO/SO1、写入保护/串行数据输入和输出接脚WP#/SO2、保持/串行数据输入和输出接脚HOLD#/SO3、电力供应接脚VCC和接地接脚GND。在该说明书中，简洁起见，串行数据输入/串行数据输入和输出接脚SI/SO0、串行数据输出/串行数据输入和输出接脚SO/SO1、写入保护/串行数据输入和输出接脚WP#/SO2及保持/串行数据输入和输出接脚HOLD#/SO3也可称为串行输入和输出接脚。存储器通过芯片选择接脚CS#接收芯片选择信号。当芯片选择信号变为低电平时，存储器处于有效电力模式(active power mode)下。当芯片选择信号变为高电平时，存储器失能(disabled)，以及串行数据输出接脚SO置于高阻抗状态High-z。存储器通过串行时钟接脚SCK接收串行时钟信号，用于为存储器提供串行接口时序。地址信息、指令及数据在串行时钟信号的上升边缘锁存(latch)或取回(retrieve)，以及数据的输出在串行时钟信号的下降边缘之后所触发。

图1A、图1B及图1C显示上述传统SPI NAND快闪存储器的页面读取操作的时序图。页面读取操作是执行用以将NAND快闪阵列中的数据传送至高速缓冲存储器(cache)。首先，当芯片选择信号已使能(enabled)后，存储器通过串行数据输入接脚SI接收页面读取指令CMD-PR。然后，存储器接收块/页面地址ADD-P。当块/页面地址ADD-P已注册(registered)后，存储器开始由NAND快闪阵列中传送数据至高速缓冲存储器，且工作(busy)持续时长t_CS。此后，发起(issue)获取特征指令CMD-GF以检测操作状态。基于接收到的状态寄存器地址ADD-SR，由状态寄存器(rigister)中读取指示操作状态的状态寄存器数据D-SR，然后通过串行数据输出接脚SO输出。

在成功完成状态后，发起随机数据读取操作以读取高速缓冲存储器中的数据。随机数据读取操作可为单一读取操作(single read operation)、双重读取操作(dual read operation)或四重读取操作(quad read operation)。在单一读取操作中，串行输入和输出接脚SI/SO0用于输入指令，以及串行输入和输出接脚SO/SO1用于输出读取数据，因而输出数据流的带宽为2比特(bits)。此外，在四重读取操作中，串行输入和输出接脚SI/SO0、SO/SO1、WP#/SO2及HOLD#/SO3全部使用，以输出读取数据，因而输出数据流的带宽为4比特。

图2A和图2B显示上述传统SPI NAND快闪存储器的四重读取操作的时序图。在四重读取操作中，存储器在芯片选择信号已使能后通过串行输入和输出接脚SI/SO0接收四重读取指令CMD-RC。当三个虚拟位DB及计划选择位PS之后，存储器接收列地址(column address)ADD-C。然后，在一虚拟字节DBy后，根据列地址ADD-C，存储器通过串行输入和输出接脚SI/SO0、SO/SO1、WP#/SO2和HOLD#/SO3将高速缓冲存储器中的已读取数据(如图2B中的字节B1、B2、B3及B4)输出。