[发明专利]时钟信号控制器

权利要求书

1.一种时钟信号控制器，包括：

第一晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第一连接点，栅极连接到第一时钟信号输入端；

第二晶体管，其源极和漏极中的一个连接到第一连接点，另一个连接到参考电平，栅极连接到第一时钟信号输入端；

第三晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第二连接点，栅极连接到第二时钟信号输入端；和

第四晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第二连接点，栅极连接到第二时钟信号输入端；

其中所述第一连接点和第二连接点连接到第一时钟信号输出端，

其中所述第一晶体管和第二晶体管是互补类型的晶体管，并且其中所述第三晶体管和第四晶体管是互补类型的晶体管。

2.如权利要求1所述的时钟信号控制器，其中所述第一晶体管和所述第三晶体管是相同类型的晶体管，所述第二晶体管和所述第四晶体管是相同类型的晶体管。

3.如权利要求2所述的时钟信号控制器，其中所述第一晶体管的驱动能力大于第四晶体管的驱动能力，并且其中所述第二晶体管的驱动能力小于第三晶体管的驱动能力。

4.如权利要求3所述的时钟信号控制器，进一步包括：

第五晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第三连接点，栅极连接到第一时钟信号输入端；

第六晶体管，其源极和漏极中的一个连接到第三连接点，另一个连接到参考电平，栅极连接到第一时钟信号输入端；

第七晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第四连接点，栅极连接到第二时钟信号输入端；和

第八晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第四连接点，栅极连接到第二时钟信号输入端；

所述第三连接点和第四连接点连接到第二时钟信号输出端；

所述第一时钟信号输出端和第二时钟信号输出端中的一个经反向后连接到数据选择器的一个数据信号输入端，另一个连接到数据选择器的另一个数据信号输入端，所述数据选择器的输出端连接到D触发器的时钟输入端，所述D触发器的Q端连接到第三时钟信号输出端。所述D触发器的Q端经反相后连接到所述D触发器的D端，并且连接到所述数据选择器的选择信号输入端；

其中所述第五晶体管和第六晶体管是互补类型的晶体管，并且其中所述第七晶体管和第八晶体管是互补类型的晶体管。

5.如权利要求4所述的时钟信号控制器，其中所述第五晶体管和所述第七晶体管是相同类型的晶体管，并且与所述第一和第三晶体管的类型相同，所述第六晶体管和所述第八晶体管是相同类型的晶体管，并且与所述第二和第四晶体管的类型相同。

6.如权利要求5所述的时钟信号控制器，其中所述第五晶体管的驱动能力小于第八晶体管的驱动能力，并且其中所述第六晶体管的驱动能力大于第七晶体管的驱动能力。

7.如权利要求6所述的时钟信号控制器，其中该时钟信号控制器用于集成电路高层模块之间的时钟同步。

8.如权利要求1或6所述的时钟信号控制器，其中连接到工作电平的晶体管为P型晶体管，连接到参考电平的晶体管为N型晶体管。

9.如权利要求2所述的时钟信号控制器，其中所述第一晶体管的驱动能力大于第四晶体管的驱动能力，并且其中所述第二晶体管的驱动能力大于第三晶体管的驱动能力。

10.如权利要求1所述的时钟信号控制器，其中该时钟信号控制器用于集成电路低层模块之间的时钟同步。