[发明专利]时钟信号控制器

说明书

■技术领域

本发明涉及电路技术，更具体地说，涉及时钟信号控制器。

■背景技术

时钟信号的质量很大程度上决定了集成电路的性能。在传统的设计中，采用时钟树(clock tree)技术来提供时钟信号。在时钟树中，原始的时钟信号从时钟源输出。理论上讲，该时钟信号可以直接提供给所有使用该时钟信号的元件，例如寄存器或锁存器。但实际上，由于时钟路径太长，该时钟信号的驱动能力会变弱。这时就需要在时钟路径上加入反相器或缓冲器，用来增强时钟信号的驱动能力。可以理解，增强后的时钟信号，其驱动能力可能会再次变弱，从而需要再次加入反相器或缓冲器。从整个时钟路径上来看，这些加入的反相器或缓冲器形成树状结构中的节点。

本领域技术人员可以理解，时钟信号在时钟路径上的传播是有延迟的。如前所述，在从时钟源到使用时钟信号的元件的时钟路径上，包括若干个反相器或缓冲器。这些反相器或缓冲器是造成所述延迟的一个重要因素。反相器或缓冲器所造成的延迟受所述反相器或缓冲器的制造工艺、运行温度、电源噪声等许多因素的影响，具有很大的不确定性。这种具有不确定性的延迟对集成电路的性能造成了很大的不利影响。例如，在数据路径上前后相邻的两个元件，其时钟信号可能来自于不同的时钟路径；如果这两个时钟信号严重地不同步，那么就会导致这两个元件无法彼此配合工作。随着芯片工作频率即时钟信号的频率越来越高，这种不利影响变得越来越显著。

为了克服上述问题，发展了时钟网格(clock mesh)技术。时钟网格技术在芯片的一定范围内实现时钟信号的同步。具体而言，通过时钟网格技术，可以在所述范围内形成一个网状的结构，这个结构上各个点的时钟信号可以看做是同步的。相应地，该范围之内的各个元件就近从该网状结构上获得时钟信号，从而这些元件被同步的时钟信号所驱动。

对于具有复杂功能的大型集成电路而言，从功耗的角度和布线的角度来看，时钟网格只能在芯片的某个局部实现。此外，时钟网格技术通常在所述范围是规则形状的情况下才能取得良好的性能。然而，在很多场合，芯片中往往包括很多时钟域(clock domain)，并且这些时钟域并不具有规则的形状。因此，很难为这些时钟域分别建立对应的时钟网格。

因此，需要一种新的解决方案来处理时钟信号不同步的问题。

■发明内容

本发明实施例提供时钟信号控制器，以便将不同步的时钟信号变为同步的时钟信号。

根据本发明实施例的一种时钟信号控制器，包括：第一晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第一连接点，栅极连接到第一时钟信号输入端；第二晶体管，其源极和漏极中的一个连接到第一连接点，另一个连接到参考电平，栅极连接到第一时钟信号输入端；第三晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第二连接点，栅极连接到第二时钟信号输入端；和第四晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第二连接点，栅极连接到第二时钟信号输入端；其中所述第一连接点和第二连接点连接到第一时钟信号输出端，其中所述第一晶体管和第二晶体管是互补类型的晶体管，并且其中所述第三晶体管和第四晶体管是互补类型的晶体管。

根据本发明实施例的时钟信号控制器，进一步包括：第五晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第三连接点，栅极连接到第一时钟信号输入端；第六晶体管，其源极和漏极中的一个连接到第三连接点，另一个连接到参考电平，栅极连接到第一时钟信号输入端；第七晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第四连接点，栅极连接到第二时钟信号输入端；和第八晶体管，其源极和漏极中的一个连接到工作电平，另一个连接到第四连接点，栅极连接到第二时钟信号输入端；所述第三连接点和第四连接点连接到第二时钟信号输出端；所述第一时钟信号输出端和第二时钟信号输出端中的一个经反向后连接到数据选择器的一个数据信号输入端，另一个连接到数据选择器的另一个数据信号输入端，所述数据选择器的输出端连接到D触发器的时钟输入端，所述D触发器的Q端连接到第三时钟信号输出端。所述D触发器的Q端经反相后连接到所述D触发器的D端，并且连接到所述数据选择器的选择信号输入端；其中所述第五晶体管和第六晶体管是互补类型的晶体管，并且其中所述第七晶体管和第八晶体管是互补类型的晶体管。

根据本发明实施例提供的技术方案，可以将不同步的时钟信号转换为同步的时钟信号。

■附图说明