[发明专利]处理器用指令存储系统

说明书

技术领域

本发明涉及嵌入式系统领域，具体涉及一种处理器用指令存储系统。

背景技术

目前针对指令Cache的实现主要包括以下几种：内嵌在CPU中，通过CPU执行特殊的Cache指令来实现Cache的flush等操作；还有就是独立在CPU外部的片上指令Cache，但其属性等状态信息和数据、地址信息一起存储到一块memory中，当用户读取指令后，读入的指令会填充到Cache内部的一个cache line中，此后如果用户对外部的存储设备执行编程操作，为了保证外部存储器与cache的一致性，就需要flush整块memory，这样带来的后果就是效率低下，因为用户需要对指令存储器的编程操作及其少，如果因为编程操作导致用户flush整块memory，不仅耗时较长，而且严重降低了整个系统的性能。

发明内容

本发明目的是提供一种处理器用指令存储系统，该处理器用指令存储系统不仅可以方便的清除指令段，而且在CPU对指令存储器执行编程操作后，可以支持仅清除掉缓存中该编程地址对应的指令段，大大缩短了原有技术在遇到CPU对指令存储器执行编程操作时需要清除指令段的时间，而且只会清除被修改的指令段，不会影响缓存里其他的内容，不会对系统性能造成大的影响。

为达到上述目的，本发明采用的技术方案是：一种处理器用指令存储系统，包括CPU处理单元、指令存储器和高速缓存单元；所述高速缓存单元包括地址路径模块、数据路径模块、控制逻辑模块和指令存储模块；所述地址路径模块位于CPU处理单元和指令存储器之间，用于将来自CPU处理单元的读/编程地址信息传输到指令存储器；所述数据路径模块位于CPU处理单元和指令存储器之间，用于响应CPU处理单元的读请求将位于指令存储器内的指令信息传输给CPU处理单元，或者，响应CPU处理单元发出的指令编程操作，改变指令存储器内的指令内容；所述控制逻辑模块根据来自CPU处理单元的读/编程控制信号和来自指令存储器的响应信号，控制地址路径模块和数据路径模块；

所述指令存储模块存储若干个指令段，该指令段由指令地址位、指令状态位和指令数据位组成，所述指令数据位用于存储来自指令存储器的指令信息，所述指令地址位用于存储指令数据位中指令信息在指令存储器中对应的指令地址信息，所述指令状态位用于标识所述指令段中指令信息是否有效；

所述指令存储模块包括指令数据寄存器、指令地址寄存器、状态寄存器，所述指令数据寄存器用于集中存放所述若干个指令段中各自的指令信息，所述指令地址寄存器用于集中存放所述若干个指令段中各自的指令地址信息，所述状态寄存器用于集中存放所述若干个指令段中各自的有效状态信息；

当CPU处理单元向所述指令存储器进行指令编程操作时，如果指令地址寄存器内指令地址信息与所述指令编程操作的指令地址信息匹配，则状态寄存器中相应的指令状态位置“0”即无效；当CPU处理单元向所述指令存储器读指令信息时，读出的指令信息会根据其地址填充到所述指令数据寄存器相应位置，同时，指令地址寄存器存放读出的指令信息在指令存储器的地址信息，且状态寄存器中相应的指令状态位置“1”即有效。

上述技术方案中的进一步改进方案如下：

上述方案中，所述指令数据位存放至少2个指令信息。

由于上述技术方案运用，本发明与现有技术相比具有下列优点和效果：

本发明处理器用指令存储系统，不仅可以方便的清除指令段，而且在CPU对指令存储器执行编程操作后，可以支持仅清除掉缓存中该编程地址对应的指令段，大大缩短了原有技术在遇到CPU对指令存储器执行编程操作时需要清除指令段的时间，而且只会清除被修改的指令段，不会影响缓存里其他的内容，不会对系统性能造成大的影响。

附图说明

附图1为本发明处理器用指令存储系统结构示意图。

以上附图中：1、CPU处理单元；2、指令存储器；3、高速缓存单元；4、地址路径模块；5、数据路径模块；6、控制逻辑模块；7、指令存储模块；71、指令数据寄存器；72、指令地址寄存器；73、状态寄存器。

具体实施方式

下面结合附图及实施例对本发明作进一步描述：