[发明专利]一种差分的浮栅型DRAM存储单元

说明书

技术领域

本发明涉及半导体存储器领域，具体涉及的是一种差分的浮栅型DRAM存储单元。 

背景技术

随着集成电路工艺的高速发展，工艺集成度允许片内集成更多的存储器。嵌入式存储器在系统芯片（SoC）的面积的逐步增加，存储器对芯片性能的影响也越来越大。动态随机存储器（DRAM）具备速度快、功耗低、密度高等优势，在SoC芯片中被广泛使用。 

传统的DRAM基本单元由1T1C构成，也就是一个晶体管加一个电容的结构。由于其电容需要保持一定电荷量来有效地存储信息，无法像MOSFET那样持续缩小尺寸。业界通常通过挖“深槽”等手段制造特殊结构的电容来缩小其占用的面积，但随着存储密度提升，电容加工的技术难度和成本大幅度提高。 

因此，业界一直在寻找可以用于制造DRAM的无电容器件技术。 

专利CN102969278 A提出了利用浮体效应晶体管（FBC，Floating Body Cell）来代替DRAM的方法，实现了单管架构的DRAM存储器。其机理是利用绝缘体上硅器件中氧埋层的隔离作用所带来的浮体效应，将被隔离的浮体（Floating Body）作为存储节点，实现写“1”和写“0”。存储单元结构图如图1所示。 

在专利CN102683418 A中，清华大学提出了一种FINFET动态随机存储器。其结构如图2所示。它是通过将产生的载流子存储在晶体管下方的体区中，利用晶体管的衬底偏置效应，通过调制体区内的电荷，使器件的阈值电压发生变化以达到存储信息的作用。 

在近期的研究中，研究人员提出了一种新的浮栅型的单管动态存储器单元（如图3所示）。当在存储单元的控制栅CG端加上-2V的电压，漏端D端加上2V电压，源端S浮接时，器件中的TFET发生BTBT(带带隧穿)，电子被注入浮栅中，宏观上表示为器件阈值电压的降低，数据“1”被写入；当在CG加载2V的电压，D端加载0V或者-1V电压，S端浮接时，由于CG和D直接的正向压降，器件中的PN结正向偏置，因而浮栅中电荷往D端流出，阈值电压不变或稍有变大，我们称之为“0”被写入。当在CG加2V，D端加2V，S端浮接时，存“1”的单元阈值电压低，宏观上表现为管子导通，而存“0”的单元阈值电压高，宏观上表现为管子关断，我们可以通过测量电路读取电流来确定存储单元的存储状态。 

但是因为该存储单元中器件的工作电压很小，这对于存储器的功耗来说是优点，但是在实际的存储器设计中，工作电压小直接影响到不同工作状态的可区分范围很小，特别是读操作时，存储器的“0”态和“1”态之间电流差值很小，而存储器中我们常用差分灵敏放大器来读取数据。差分灵敏放大器的一条输入接位线BL（Bit Line），另一端接一条基准参考电路。该基准参考电路的电流值（或电压）必须介于存储器读“0”态和读“1”态电流（电压）之间。这样就必须需要非常精确灵敏的基准参考电路才能保证其读功能正常。即使我们设计了非常准确的基准电路，但是在不同的使用条件（PVT:工艺process、电压voltage、温度temperature）下，基准电路必然会出现一定的波动偏差，这样就对设计提出了更高的挑战。 

因此，在新型单管浮栅型动态存储器的基础上，我们提出一种改进的存储单元来提高其读操作的可靠性和稳定性。 

发明内容

本发明的目的在于克服现有技术存在的以上问题，提供一种差分的浮栅型DRAM存储单元，来提高其读操作的可靠性和稳定性。 

为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现： 

一种差分的浮栅型DRAM存储单元，包括单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，所述晶体管M1和晶体管M2的上面是源线SL控制电路模块，所述晶体管M1和晶体管M2的下面是位线BL控制电路模块和灵敏放大电路模块，所述晶体管M1和所述晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述晶体管M1和所述晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述晶体管M1和所述晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2。

所述晶体管M1和晶体管M2对称分布，构成差分型浮栅存储单元。 

所述源线SL控制电路模块包括第一编译码电路，第一编译码电路通过地址信号控制，同时提供电源，所述位线BL控制电路放大模块包括第二编译码电路，所述灵敏放大电路模块读取数据的任务。 

本发明的有益效果是: