[发明专利]隆起源极/漏极MOS晶体管及借助植入间隔件及外延间隔件形成所述晶体管的方法

说明书

技术领域

本发明涉及隆起源极/漏极MOS晶体管，且更明确地说，涉及隆起源极/漏极MOS晶体管及借助植入间隔件及外延间隔件形成所述晶体管的方法。 

背景技术

金属氧化物半导体(MOS)晶体管是众所周知的半导体装置，其可实施为n沟道(NMOS)装置或p沟道(PMOS)装置。MOS晶体管具有由沟道分离的间隔开的源极及漏极区以及位于所述沟道上方且通过栅极电介质层与所述沟道绝缘的栅极。隆起源极/漏极MOS晶体管是还包含外延生长的隆起源极区及外延生长的隆起漏极区的MOS晶体管的类型。 

图1展示图解说明现有技术隆起源极/漏极MOS晶体管100的横截面图。如图1中所展示，MOS晶体管100包含半导体主体110。半导体主体110又包含单晶硅衬底区112及触及衬底区112的沟槽隔离结构114。 

另外，半导体主体110包含各自触及衬底区112的源极120及漏极122。源极120包含轻掺杂源极区120L、重掺杂源极区120H及隆起源极区120E，所述源极区中的每一者具有与衬底区112的导电类型相反的导电类型。 

轻掺杂源极区120L触及衬底区112，重掺杂源极区120H触及衬底区112及轻掺杂源极区120L两者，及隆起源极区120E(其为重掺杂的)触及重掺杂源极区120H的顶部表面且位于重掺杂源极区120H的顶部表面上面。此外，重掺杂源极区120L具有稍微但不实质上大于隆起源极区120E的最大宽度W2的最大宽度W1。 

类似地，漏极122包含轻掺杂漏极区122L、重掺杂漏极区122H及隆起漏极区122E，所述漏极区中的每一者具有与衬底区112的导电类型相反的导电类型。轻掺杂漏极区122L触及衬底区112，重掺杂漏极区122H触及衬底区112及轻掺杂漏极区122L两者，及隆起漏极区122E触及重掺杂漏极区122H的顶部表面且位于重掺杂漏极区122H的顶部表面上面。 

此外，重掺杂漏极区122L具有稍微但不实质上大于隆起漏极区122E的最大宽度W4的最大宽度W3。间隔开的源极120及漏极122还界定衬底区112的沟道区124。具有与衬底区112相同的导电类型的沟道区124位于源极120与漏极122之间。 

如图1中进一步所展示，MOS晶体管100包含触及沟道区124且位于沟道区124上方的栅极电介质126及触及栅极电介质126且位于沟道区124上方的栅极130。MOS晶体管100还包含触及栅极130且位于栅极130上方的保护帽131及触及栅极130及保护帽131且横向环绕栅极130及保护帽131的侧壁间隔件132。侧壁间隔件132(其为非导电的)还触及隆起源极区120E及隆起漏极区122E。 

晶体管的阈值电压是在沟道区的顶部表面处形成反转层所需的栅极电压，所述栅极电压足以允许电流从源极区流动到漏极区。在NMOS晶体管的情形中，n型掺杂剂原子形成反转层，而在PMOS晶体管的情形中，p型掺杂剂原子形成反转层。 

在操作中，关于NMOS晶体管，当存在正漏极对源极电压V_DS且栅极对源极电压V_GS的正性大于阈值电压时，NMOS晶体管接通且电子从源极区流动到漏极区。当栅极对源极电压V_GS的负性大于阈值电压时，MOS晶体管关断且没有电子(极小泄漏电流除外)从源极区流动到漏极区。 

关于PMOS晶体管，当存在负漏极对源极电压V_DS且栅极对源极电压V_GS的负性大于阈值电压时，PMOS晶体管接通且空穴从源极区流动到漏极区。当栅极对源极电压V_GS的正性大于阈值电压时，PMOS晶体管关断且没有空穴(极小泄漏电流除外)从源极区流动到漏极区。 

当晶体管大小缩小到(举例来说)50nm大小时，变得越来越重要的一个问题是短沟道效应。用以控制常规50nm大小的晶体管(其不具有隆起源极及漏极区)中的短沟道效应的一种方法是利用极浅结。然而，极浅结增加源极与漏极的串联电阻。用于减小串联电阻的一种技术是减小侧壁间隔件的宽度。 

然而，当有意义地减小侧壁间隔件的宽度时，掺杂剂原子在退火期间从重掺杂源极及漏极区的向外扩散通常消耗及消除轻掺杂源极及漏极区，此又减小短沟道性能。