[发明专利]一种HKMG器件及其制备方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种HKMG器件及其制备方法。

背景技术

目前，随着MOSFET的尺寸趋于小型化，低漏电（low leakage）高介电常数介质金属栅极（High-K Metal Gate，简称HKMG）技术被广泛应用于MOSFET中，但由于栅极与沟道间带边沿功函数不匹配（Not band edge-matched，简称NBEM），使得采用HKMG技术制备的MOSFET器件虽然能够提供较低的阈值电压（low threshold voltage），但同时也会产生严重的短沟道效应（short-channel effects，简称SCE）。

在实际生产工艺中，不仅在单金属栅工艺（single-metal-gate technologies）中会产生上述的问题（即采用HKMG技术制备的MOSFET在提供低阈值电压的同时还会产生严重的SCE问题），且在进行双金属栅工艺（dual-metal-gate technologies）的BEM（band edge-matched）栅极结构P型晶体管（PFET）的制备工艺时，也会产生上述的短沟道效应（SEC）。

为了解决上述的问题，传统的工艺中是采用超薄体结构（ultrathin-body，简称UTB）来抑制低阈值电压（low-Vt）NBEM器件的短沟道效应（SCE），或通过采用SiGe材料来调整PFETs（p-channel field effect transistors）的沟道功函数以获得低阈值电压；但上述的工艺均不能彻底的解决HKMG器件的短沟道效应，尤其是PFET器件还会因为负偏压温度不稳定性（negative bias temperature instability，简称NBTI）而引起电学参数退化。

在实际的生产工艺中发现，现有的技术方案均不能彻底的解决HKMG器件的短沟道效应，尤其是PFET器件还会因为负偏压温度不稳定性引起电学参数退化等问题。

发明内容

针对上述技术问题，本申请提供了一种HKMG器件，其中，所述HKMG器件至少包括一具有PFET器件区域的衬底，所述PFET器件区域中包括源区和漏区，且位于所述PFET器件区域中的衬底上还设置有第一金属栅极结构；

所述第一金属栅极结构与所述衬底之间按照从上至下顺序还依次设置有绝缘层、Si层和SiGe层；

其中，所述绝缘层、所述Si层和所述SiGe层均位于所述源区和所述漏区之间的PFET器件区域中。

上述的HKMG器件，其中，所述Si层和所述SiGe层均嵌入设置于所述硅衬底中，且所述Si层的上表面低于所述衬底的上表面。

上述的HKMG器件，其中，所述第一金属栅极结构包括第一金属栅极、第一侧墙和第一金属栅的栅介质层，所述第一金属栅极覆盖所述第一金属栅的栅介质层的上表面，所述第一侧墙覆盖所述第一金属栅极和所述第一金属栅的栅介质层的侧壁；

其中，所述Si层覆盖所述SiGe层的上表面，所述隔层覆盖所述Si层的上表面，所述第一金属栅的栅极介质层覆盖所述隔层的上表面。

上述的HKMG器件，其中，所述衬底上还设置有NFET器件区域，且位于所述NFET器件区域的衬底上还设置有第二金属栅极结构；

所述第二金属栅极结构包括第二金属栅极、第二侧墙和第二金属栅的栅介质层，所述第二金属栅极覆盖所述第二金属栅的栅介质层的上表面，所述第二侧墙覆盖所述第二金属栅极和所述第二金属栅的栅介质层的侧壁，且所述第二金属栅的栅介质层和所述第二侧墙均位于所述NFET器件区域中衬底的上表面。

上述的HKMG器件，其中，所述器件还包括一层间介质层，所述层间介质层覆盖所述衬底的表面，且所述第一金属栅极结构和第二金属栅极结构均嵌入设置于所述层间介质层中。

上述的HKMG器件，其中，所述第一金属栅的栅介质层和所述第二金属栅的栅介质层的材质均为高介电常数材料。

上述的HKMG器件，其中，所述器件还包括一衬底凹槽，所述衬底凹槽设置于所述PFET器件区域中的衬底上，且所述SiGe层覆盖所述衬底凹槽的底部表面；

其中，且所述衬底凹槽的深度为

上述的HKMG器件，其中，所述衬底为硅衬底，且所述源区为非晶硅源区，所述漏区为非晶硅漏区。

上述的HKMG器件，其中，所述SiGe层的厚度为

上述的HKMG器件，其中，所述Si层的厚度为

本申请还提供了一种HKMG器件的制备方法，其中，所述方法包括以下步骤：