[发明专利]使用沟道自对准硅化物布线层的方法有效
申请号: | 201310741479.X | 申请日: | 2013-12-27 |
公开(公告)号: | CN103915325B | 公开(公告)日: | 2017-09-29 |
发明(设计)人: | M·拉希德;S·沙曼维德姆;D·多曼;N·加恩;S·坎格瑞;S·文卡特桑 | 申请(专利权)人: | 格罗方德半导体公司 |
主分类号: | H01L21/28 | 分类号: | H01L21/28;H01L21/768 |
代理公司: | 北京戈程知识产权代理有限公司11314 | 代理人: | 程伟,王锦阳 |
地址: | 英属开曼群*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 使用 沟道 对准 硅化物 布线 方法 | ||
技术领域
本揭露关于利用沟道自对准硅化物层对晶体管布线连接的半导体装置的制造。本揭露尤其适用于针对20奈米(nm)技术及以后(and beyond)节点利用单侧接触多晶硅线距(pitch)的设计。
背景技术
在制造半导体装置时,标准单元(standard cell)是设计逻辑的建构方块。然而,降低标准单元的形成尺寸(resulting size)需要特征的逻辑缩减,其特别在20nm技术及以后节点受到限制。这依次导致功率、效能(performance)、以及漏电的损耗。然而,传统方法使用不同主动区尺寸以最佳化晶体管尺寸,其阻碍对于标准单元有效的特征逻辑缩减。在如20nm及14nm等具有鳍式场效晶体管(finfet transistor)的先进节点中,装置尺寸得以量化,并且电路功率、效能、以及漏电必需借由选择适用于给定电路的鳍数目而予以最佳化。然而,从主动鳍移除虚拟鳍(dummy fin)可能会面临图样化与蚀刻导致鳍变异更大的风险。
因此,能够最佳化电路鳍数目的方法及所产生装置存在必要性。
发明内容
本揭露的一态样为使用沟道自对准硅化物层,尤其是利用与第一鳍结构连接并且与第二鳍结构分离的自对准硅化物层区段,选择性连接特征的方法。
本揭露的另一态样为尤其是具有与第一鳍结构连接并且与第二鳍结构分离的自对准硅化物层区段的装置。
本揭露的另外态样及其它特征将在底下说明中提出并且对于具有本技术普通技能的人士在检视下文后于某种程度将是显而易知或可由本揭露的实践得到学习。本揭露的优点可如权利要求中所特别指出而予以实现并且获得。
根据本揭露,可某种程度达到某些技术功效的方法包括:在基底上提供至少一个栅极结构;提供依垂直方向与至少一个栅极结构相交的第一与第二鳍结构;以及提供自对准硅化物层的第一区段,第一区段沿着水平方向形成以及与第二鳍结构连接并且与第一鳍结构分离。
态样包括提供沿着水平方向形成并且借由至少一个栅极结构与第一区段垂直分离的自对准硅化物层的第二区段,第二区段与第一鳍结构连接并且与第二鳍结构分离。进一步态样包括:提供与至少一个栅极结构相交的第三、第四、第五、以及第六鳍结构,第二鳍结构与第一和第三鳍结构分离,第四鳍结构与第一和第五鳍结构分离,并且第五鳍结构与第四和第六鳍结构分离;提供沿着水平方向形成的自对准硅化物层的第一、第二、以及第三组区段,第一、第二、以及第三组每一个都具有不同的垂直位置,借由至少一个栅极结构的栅极结构而彼此分离,其中第二组分开第一与第三组,以及第一组包括第一区段;提供具有与第二和第三鳍结构连接的第一区段、与第四鳍结构连接的区段以及与第五和第六鳍结构连接的区段的第一组;提供具有与第一鳍结构连接的区段、与第二和第三鳍结构连接的区段、与第四鳍结构连接的区段、以及与第五和第六鳍结构连接的区段的第二组;以及提供具有与第一鳍结构连接的区段、与第二和第三鳍结构连接的区段、以及与第五和第六鳍结构连接的区段的第三组。某些态样包括在基底上提供具有第一与第二拉降(PD)、沟道栅(PG)(pass gate)、以及拉升(PU)晶体管的静态随机存取内存(SRAM)位单元,第一组区段在第一PD、PG、以及PU晶体管上形成并且第三组区段在第二PD、PG、以及PU晶体管上形成,其中第一区段位于第一PG晶体管上。另外的态样包括:提供与至少一个栅极结构相交的第三、第四、第五、以及第六鳍结构,第三鳍结构将第二与第四鳍结构分开,并且第五鳍结构将第四与第六鳍结构分开;提供沿着水平方向形成的第一、第二、以及第三组自对准硅化物层区段,第一、第二、以及第三组中每一个都具有不同的垂直位置,借由至少一个栅极结构而彼此分离,其中第二组将第一与第三组分开,并且第一组包括第一区段;提供具有与第二鳍结构连接的第一区段、与第四鳍结构连接的区段、以及与第五和第六鳍结构连接的区段的第一组;提供具有与第一和第二鳍结构连接的区段、与第三鳍结构连接的区段、与第四鳍结构连接的区段、以及与第五和第六鳍结构连接的区段的第二组;以及提供具有与第一和第二鳍结构连接的区段、与第三鳍结构连接的区段、以及与第五鳍结构连接的区段的第三组。进一步态样包括在基底上提供具有第一和第二PD、PG、以及PU晶体管的SRAM位单元,第一组区段在第一PD、PG、以及PU晶体管上形成并且第三组区段在第二PD、PG、以及PU晶体管上形成,其中第一区段位于第一PG晶体管上。某些态样包括:在基底上提供只读存储器(ROM)位单元,第二鳍结构和第一区段在ROM位单元上形成;以及提供沿着水平方向形成的沟道自对准硅化物层第二区段借由予以连接或与第二鳍结构分离而指示ROM位单元的状态,第一和第二区段在基底上具有不同的垂直位置,并且借由至少一个栅极结构的栅极结构而彼此分离。另外的态样包括方法,其中自对准硅化物层为沟道自对准硅化物层,方法更包括:提供依垂直方向具有相等并且未中断的跨距的第一与第二鳍结构;以及在基底上提供与自对准硅化物层分开的第三鳍结构。进一步态样包括方法,其中第二鳍结构基于与自对准硅化物层连接而含括在网表内并且第一鳍结构基于与自对准硅化物层分开而排除在网表外。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造