[发明专利]晶圆级封装方法

说明书

技术领域

本发明涉及晶圆封装领域，特别涉及一种晶圆级封装方法。

背景技术

晶圆级封装（wafer level package,WLP）是指在晶圆上完成封装制程，其具有大幅减小封装结构的面积、降低制造成本电性能、优批次制造等优势，可明显的降低工作量与设备的需求。现有技术的封装方法其是对晶圆进行导线重布（redistribution）后，多个晶圆垂直堆叠粘合（wafer to wafer,W2W），再切片形成3D集成的IC。

该方法制造成本低，具有很大的优势，但同时会引入一个良率指数下降的问题。例如：假如一片wafer的良率在90%，另一片也在90%，那么两片粘合后芯片的良率将会为略大于90%*90%=81%（因为其中会有部分位置重叠的失效芯片fail die），这将使得原本通过W2W技术降低的成本又因为良率损失而有所上升。

综上所述，提供一种解决上述由于封装而导致良率降低问题的晶圆级封装方法，成为本领域技术人员亟待解决的问题。

公开于该发明背景技术部分的信息仅仅旨在加深对本发明的一般背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

发明内容

为解决上述现有技术中存在的问题，本发明的目的为提供一种优化的晶圆级封装方法。

为了达到上述目的，本发明提供一种晶圆级封装方法，所述封装方法包括：A）提供分类为至少两种类别的多个晶圆，每一类别的多个晶圆均具有包含至少一晶圆的多个样品；B）针对每个类别的样品分别进行芯片探测测试，分别获取样品的晶圆图；C）结合晶圆图，并比对预设的失效划分阀值，区别显示有效芯片单元和无效芯片单元；D）对不同类别的样品进行封装前的组合匹配，获取有效芯片单元结合的最优配对方式；E）按照所述的最优配对方式对不同类别的晶圆进行晶圆级封装。

优选地，所述的至少两种类别为A、B……Φ，其中所述类别的数量为N，其中N≧2；所述的A类别中样品A1，A2，…，An对应的无效芯片单元数量为a1，a2，…，an，其中a1至an均为大于或者等于0的整数；所述的B类别中样品B1，B2，…，Bn对应的无效芯片单元数量为b1，b2，…，bn，其中b1至bn均为大于或者等于0的整数。

优选地，所述步骤D）中，组合匹配后形成多个配对组，每个配对组的无效芯片单元数量分别为c1，c2，…，cn，其中，c1至cn均为大于或者等于0的整数，所述各配对组的配对封装良率分别为Y1，Y2，…，Yn，每一个配对组的封装良率Yn和总体封装良率Ya由以下公式计算得出：Yn=（Na-cn）/Na*100%；Ya=（Y1+Y2+……+Yn）/n*100%;其中，Na为每一个配对组中的封装芯片数量，n为配对组的数量；所述步骤D）的最优配对方式为：使得所述总体封装良率Ya达到最大的配对方式。

优选地，所述步骤E）中，还包括：将所述类别中样品针对另一类别中的样品对应旋转180度后，将所述一类别中的样品的正面和另一类别中样品正面进行粘合封装。

优选地，所述步骤E）中，还包括：直接将所述一类别中的样品的正面和另一类别中的样品反面进行粘合封装。

优选地，所述一类别中的样品和另一类别中的样品由至少一个晶圆组成。

优选地，所述失效划分阀值中包括：将所述芯片划分为两个等级：失效芯片和未失效芯片。

优选地，所述失效划分阈值能够进一步包括：将所述失效芯片划分成两个等级：第一级的直流失效等级和第二级的功能失效等级。

优选地，所述步骤D）进一步包括：首先对第一级的直流失效等级进行步骤D）中的配对过程从而获得第一级最优配对方式，再对第二级的功能失效等级进行步骤D）的配对过程从而获得第二级最优配对方式。

优选地，根据所述第一级最优配对方式按照步骤E）进行粘合封装；根据所述第二级最优配对方式按照步骤E）进行粘合封装。

本发明的有益效果是：本发明在芯片探测测试后增加一个筛选过程，通过计算机优化方式进行排列组合以达到芯片的最优化配对，并据此来重排部分晶圆的位置进行封装，从而达到提升良率、减少成本以及提高市场竞争力的目的。

附图说明

通过说明书附图以及随后与说明书附图一起用于说明本发明某些原理的具体实施方式，本发明所具有的其它特征和优点将变得清楚或得以更为具体地阐明。

图1为根据本发明的晶圆级封装方法的种类A晶圆的样品A1经过芯片探测测试后的晶圆图。

图1A为根据本发明的晶圆级封装方法的种类A晶圆的样品A2经过芯片探测测试后的晶圆图。