[发明专利]浅沟槽隔离的制造方法

说明书

本发明一种浅沟槽隔离的制造方法，提供衬底，在所述衬底上依次形成有衬垫氧化层和刻蚀阻挡层；刻蚀所述刻蚀阻挡层、衬垫氧化层和衬底，以形成位于所述衬底中的浅沟槽；于所述浅沟槽表面形成隔离层；在所述隔离层表面形成填充满所述浅沟槽的多晶硅层；对上述所形成的层叠结构离子注入锗，并进行退火处理。为此，本发明在与现有工艺相兼容的基础上，在沟槽内填充应变隔离材料以提高沟道应力，提高了CMOS器件的性能，大大减少了改善工艺环境所带来的投资，降低了生产成本。

技术领域

本发明涉及半导体技术领域，尤其涉及一种调整浅沟槽应力来提高互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，简称CMOS)器件性能的浅沟槽隔离的制造方法。

背景技术

随着超大型集成电路尺寸微缩化的持续发展，电路元器件的尺寸越来越小且对其运行速度的要求越来越高，但直到目前为止，提高CMOS器件运行速度的方法都集中于减小其沟道长度以及栅介质层的厚度。然而，在小于100nm的沟道长度情况下，若器件尺寸进一步缩小就会受到物理极限以及设备成本的限制。随着集成电路工艺逐步进入40nm、32nm甚至是28nm时代，栅氧厚度和栅极长度的减小趋势都已经逐步放缓，微电子工业界开始寻找其它方式以继续提高CMOS器件性能。其中，提升载流子迁移率被视为提高CMOS器件性能较佳的替代方案之一。

应变硅作为一种通过不同的物理方法拉伸或是压缩硅晶格来达到提高CMOS晶体管载流子迁移率以至提高晶体管性能而不用减小晶体管面积的技术，其常用以提高沟道中电荷载流子的迁移率(NMOS器件中的电子迁移率和PMOS中的空穴迁移率)。通常应用外延生长SiGe源/漏或在栅上使用一个具有诱导应力的接触刻蚀停止层（Contact Etch StopLayer,简称CESL），以使该应力施加在通道区域上。当沉积接触刻蚀停止层（CESL）后，由于CESL与其底部材质层之间的晶格空间不匹配，因而形成一个应力，此应力具有平行于晶体管通道的应力分量以及平行于晶体管宽度的应力分量。研究显示，CESL在通道长度的方向诱导出拉伸的应力场，以改善NMOS的性能，而利用压缩应力改善PMOS的性能。所以，为了提高CMOS的整体性能，可以通过增加NMOS晶体管在通道长度方向的拉伸应力，或者提高PMOS晶体管在通道长度方向的压缩应力来实现。

目前，集成电路包括许多形成在半导体衬底上的晶体管，一般来说，晶体管是通过绝缘或隔离结构而彼此间隔开。现有技术中，用来形成隔离结构的工艺是浅沟槽隔离（Shallow Trench Isolation，简称STI）工艺，传统的STI工艺通常包括以下简化步骤：首先，在硅衬底上热生长或淀积氮化硅层；接下来，通过光刻和刻蚀选择性去除该氮化硅层和硅衬底，在该硅衬底中形成浅沟槽；最后向浅沟槽里填充绝缘层二氧化硅（SiO₂）。但是，现有技术浅沟槽隔离结构中填充的隔离介质对沟道区产生的应力很小，基本对MOS管没起到作用，使得现有的STI工艺所形成的沟道张应力还不能满足对电子元器件尺寸的高速增长的需求。

因此，如何提供一种浅沟槽隔离的制造方法，提高沟道的应力，以提高硅的载流子迁移率，减小电阻和能耗并增大驱动电流和频率响应，进而提高器件的性能是目前业界亟需解决的问题之一。

发明内容

本发明的目的为，针对上述问题，提出了一种浅沟槽隔离的制造方法，其能通过提高沟道应力，以提高硅的载流子迁移率，减小电阻和能耗并增大驱动电流和频率响应，最终提高器件的性能。

为实现上述目的，本发明一种浅沟槽隔离的制造方法，包括如下步骤：

步骤S01，提供衬底，在所述衬底上依次形成有衬垫氧化层和刻蚀阻挡层；

步骤S02，刻蚀所述刻蚀阻挡层、衬垫氧化层和衬底，以形成位于所述衬底中的浅沟槽；

步骤S03，于所述浅沟槽表面形成隔离层；

步骤S04，在所述隔离层表面形成填充满所述浅沟槽的多晶硅层；