[发明专利]封装组件及其制造方法

说明书

技术领域

本发明涉及半导体技术，更具体地涉及其中堆叠半导体芯片的封装组件及其制造方法。

背景技术

随着电子元件的小型化、轻量化以及多功能化的需求的增加，对半导体封装密度的要求越来越高，以达到减小封装尺寸的效果。使用芯片承载装置并且包含多个半导体芯片的的封装组件已经成为新的热点。芯片承载装置例如是引线框。包封在封装料中的半导体芯片通过引线框电连接至外部的其他电子元件。此外，芯片承载装置还可以是电路板。安装在电路板上的半导体芯片通过电路板电连接至外部的其他电子元件。在这种封装组件中，多个半导体芯片的配置及其连接方法对封装组件的尺寸和性能具有至关重要的影响。

图1示出根据现有技术的堆叠封装组件100的分解透视图。在封装组件100中，引线框110包括芯片垫111和多条指状的引脚112。在图1中示出了将两层的半导体芯片安装在引线框110上的情形，其中，下层的半导体芯片120的下表面固定在芯片垫111上，上层的半导体芯片130的下表面采用粘合剂123固定在位于下方的半导体芯片130的上表面上。在半导体芯片120的上表面的边缘处设置焊垫121，然后采用键合线122将焊垫121与引脚112电连接。在半导体芯片130的上表面设置焊垫131，然后采用键合线132将焊垫131与引脚112电连接。封装料160覆盖引线框110、半导体芯片120和130。引线框110的引脚112的外侧部分从封装料160中露出，用于提供封装组件与外部电路(例如电路板)的电连接。

在上述根据现有技术的封装组件100中，为了暴露位于下方的半导体芯片120的上表面的边缘，半导体芯片130的尺寸(长度和宽度中的至少一个)应当小于集成电路120，这对半导体芯片的尺寸引入了附加的限制。

此外，半导体芯片120和130的所有输入端和输出端都需要采用键合线122和132连接到引线框110的引脚112。大量的键合线之间的干扰也会影响半导体芯片的高频性能。此外，在引线框110的引脚112表面需要提供与键合线相应数量的互连区。这不仅导致封装组件的尺寸较大，而且限制了封装组件的触点数量和多功能化。

因此，期望进一步实现堆叠封装组件的小型化、多功能化及改善电性能。

发明内容

有鉴于此，本发明的目的在于可以提供一种改进的封装组件，以解决现有技术中键合线连接对封装组件的尺寸和性能造成不利影响的问题。

根据本发明的第一方面，提供一种封装组件，包括：多个半导体芯片，堆叠成包括最底部层面和至少一个上部层面的多个层面；多个层面的封装料，分别用于覆盖相应层面的半导体芯片；以及芯片承载装置，用于安装最底部层面的半导体芯片，其中，至少一个上部层面的半导体芯片的导电路径包括位于前一个层面的封装料的表面上的延伸导电部件，以及至少穿过前一个层面的封装料而从封装组件的底部暴露的通道导电部件。

优选地，在所述封装组件中，所述通道导电部件的底端提供外部触点。

优选地，在所述封装组件中，所述至少一个层面的半导体芯片的尺寸大于、小于或等于位于其下方层面的半导体芯片的尺寸。

优选地，在所述封装组件中，所述多个半导体芯片的安装方式为选自正面键合和倒装中的一种。

优选地，在所述封装组件中，所述至少一个层面的半导体芯片的安装方式为正面键合，并且采用键合线连接到所述延伸导电部件的表面上。

优选地，在所述封装组件中，所述至少一个层面的半导体芯片的安装方式为正面键合，并且包括导电凸块，所述导电凸块与所述延伸导电部件的表面形成焊料互连。

优选地，在所述封装组件中，所述多个层面的数量为两层或更多层。

优选地，在所述封装组件中，所述芯片承载装置是选自引线框和电路板中的一种。

根据本发明的第二方面提供一种制造封装组件的方法，包括：a)在芯片承载装置上安装最底部层面的半导体芯片；b)采用封装料覆盖最底部层面的半导体芯片；c)在前一个层面的封装料的表面形成延伸导电部件；d)在延伸导电部件上安装一个上部层面的半导体芯片；以及e)采用封装料覆盖所述一个上部层面的半导体芯片，其中，在形成所述一个上部层面的半导体芯片的延伸导电部件之前，提供所述一个上部层面的半导体芯片的通道导电部件，所述通道导电部件至少穿过前一个层面的封装料而从封装组件的底部暴露。

优选地，在所述方法中，重复步骤c)至e)，以堆叠多个上部层面的半导体芯片。

优选地，在所述方法中，在步骤a)之前，提供用于所有上部层面的半导体芯片的通道导电部件。