[实用新型]一种可编程的非交叠时钟产生电路

说明书

技术领域

本实用新型涉及一种可编程的非交叠时钟产生电路，属于时钟信号产生电路的技术领域。 

背景技术

非交叠时钟常应用于开关电容电路和电荷泵(charge pump)等电路中。非交叠时钟电路产生非交叠时钟，控制节点不会同时被两个电压驱动，产生提前关断的时钟，以减少电荷注入效应的影响。图1为非交叠时钟的时序图，b的上升沿出现在a下降沿到达t1后，a的上升沿出现在b的下降沿到达t2后，a，b两者正沿脉宽期间无高电平重叠区域，其中，t1，t2为非交叠时间。延时是由缓冲模块产生的，产生延时的缓冲模块有多种实现方法：1）以反相器实现延时，见图2；2）以电容和反相器共同实现延时，见图3中；3）以RC单元和反相器共同实现延时，见图4。 

如图5所示，现有的非交叠时钟产生电路括反相器3、或非门1、2、延时模块4、5。当输入时钟为高电平“1”时，或非门1的输出为低电平“0”，经过延时模块4延时后送到或非门2，而输入时钟经过反相器3后由高电平“1”变为低电平“0”，两个低电平经过或非门2后输出高电平“1”，经延时模块5输出高电平“1”；当输入时钟为低电平“0”时，输入时钟经反相器3后变为高电平“1”，经或非门2后输出低电平“0”，该低电平经延时模块5后输出低电平“0”，而或非门1一个输入端为低电平“0”，另一端仍保持输入时钟高电平（上一个状态）时时钟输出端的输出高电平“1”，使得或非门1 的输出为低电平“0”，经延时模块4后输出低电平“0”，此种情况下输出时钟输出端clka和时钟输出端clkb都为低电平“0”； 

还是在输入时钟为低电平“0”时，时钟输出端clkb为低电平“0”，而对于另一支路，当时钟输出端clkb为低电平“0”而不再保持输入时钟为高电平“1”时的高电平“1”时，或非门1的两个输入端都为低电平“0”，或非门1的输出就会变为高电平“1”，经延时模块4延时后时钟输出端clka为高电平“1”； 

当输入时钟再次变为高电平“1”时，或非门1的一个输入端为高电平“1”，输出必为低电平“0”，经延时模块4后时钟输出端clka为低电平“0”，输入时钟经反相器3后由高电平“1”变为低电平“0”输入到或非门2，或非门2另一个输入仍为高电平“1”，此高电平是保持的上一状态即输入时钟为0时的时钟输出端clka输出的高电平“1”，所以输出为低电平“0”，经延时模块5后时钟输出端clkb为低电平“0”；还是在输入时钟为高电平“1”时，当或非门2的另一输入端不再保持上一状态即输入时钟为0时的时钟输出端clka输出的高电平“1”的时候，此端输入为低电平“0”，这时，或非门2的两个输入都为低电平“0”，输出为高电平“1”，经延时模块5后输出时钟输出端clkb为高电平“1”。由以上的分析可知不会产生两个输出时钟输出端clka和时钟输出端clkb同时为高电平“1”的情况，从而该电路能产生非交叠时钟。 

然而，上述现有的非交叠时钟产生电路产生的非交叠时钟延时是固定的，然而在实际中却希望非交叠时钟产生电路能够根据输入时钟信号的频率不同而改变延时。 

实用新型内容

针对现有技术的不足，本实用新型提供一种可编程的非交叠时钟产生电路。 

本实用新型的技术方案如下： 

一种可编程的非交叠时钟产生电路，包括两条信号支路和反相模块3，所述两条信号支路中的支路A，包括串联连接的第一逻辑模块11、第一延时模块12和第一选择控制模块13，所述第一选择控制模块13与信号输出端clka相连；所述两条信号支路中的支路B，包括串联连接的第二逻辑模块21、第二延时模块22和第二选择控制模块23，所述第二选择控制模块23和信号输出端clkb相连；信号输入端clk与反相模块3的输入端和第一逻辑模块11的一个输入端相连，所述第一逻辑模块11的另一个输入端与信号输出端clkb相连；所述反相模块3的输出端与第二逻辑模块21的一个输入端相连，所述第二逻辑模块21的另一个输入端与信号输出端clka相连； 

所述第一延时模块12包括串联的n个延时单元；所述第一选择控制模块13包括反馈点选择模块131和延时可编程控制模块132；所述可编程控制模块132包括m个控制端，所述反馈点选择模块131包括m个控制位，相邻延时单元之间设置有串联节点n-1个，所述串联节点（即反馈点）分别与反馈点选择模块131上的输入端相连， 

每个延时单元的延时T满足公式（1） 

n×T<(Tclk/2)                      （1）