[实用新型]一种多轴连续轨迹高速精插补装置

说明书

技术领域

本实用新型涉及数控领域，确切地说是指一种多轴连续轨迹高速精插补装置。 

背景技术

主流中端数控系统中，运动控制核心架构一般采用MCU加协处理器方案实现，主控MCU一般为DSP、ARM等，其实现人机界面、加工代码处理、通信等功能。协处理器一般为ASIC或FPGA，其实现精插补和IO功能。协处理器的性能直接影响数控系统加工的速度和质量，是数控系统的关键部件。协处理器为ASIC的方案较早成熟并投入市场，得到了较为广泛的应用。 

采用ASIC协处理器方案具有以下缺点：1、成本较高；2、单芯片控制轴数固定，不可单芯片扩展控制轴数，扩展控制轴数需要增加ASIC芯片；3、ASIC芯片IO数较少且固定，IO扩展任务由MCU负担；4、连续轨迹插补性能欠佳，对MCU的响应速度有较高要求，补偿功能较难实现。 

采用FPGA的类似方案具备以下缺点：1、因结构上模仿ASIC，固ASIC的固有缺点并未得到有效解决；2、固定的插补周期，导致插补精度难以提高，同时MCU的计算复杂度较大 

实用新型内容

针对上述缺陷，本实用新型解决的技术问题在于提供一种多轴连续轨迹高速精插补装置，可动态调整的插补周期降低了原有方案运算复杂度，提高了对微处理器的适应性和加工质量要求的适应性，数据缓冲配合数据预读，提高连 续插补性能，降低对微处理器的实时性要求。 

为了解决以上的技术问题，本实用新型提供的多轴连续轨迹高速精插补装置，包括微控制器、插补数据缓冲区、解码控制单元、基准参考脉冲发生器、插补单元、脉冲技计数/锁存器、编码器反馈计数/锁存器和输入/输出单元，其中： 

所述插补数据缓冲区与所述微控制器连接，所述解码控制单元与所述微控制器连接，所述插补数据缓冲区与所述解码控制单元进行信号连接，所述解码控制单元分别于所述基准参考脉冲发生器和所述插补单元连接，所述基准参考脉冲发生器和所述插补单元进行信号连接； 

所述插补单元与所述电机驱动单元连接； 

所述微控制器分别与所述脉冲技计数/锁存器、编码器反馈计数/锁存器和输入/输出单元连接，所述脉冲技计数/锁存器、编码器反馈计数/锁存器和输入/输出单元还分别与编码器进行信号连接；所述输入/输出单元与机床连接； 

所述插补单元与所述脉冲技计数/锁存器连接。 

优选地，所述微控制器的接口直接与拥有外部总线的微控制器连接。 

优选地，所述微控制器包括指令寄存器、配置寄存器、数据寄存器、状态寄存器、输入寄存器和输出寄存器。 

优选地，所述插补单元为多轴插补单元。 

与现有技术相比，本实用新型提供的多轴连续轨迹高速精插补装置，可动态调整的插补周期降低了原有方案运算复杂度，提高了对微处理器的适应性和加工质量要求的适应性，数据缓冲配合数据预读，提高连续插补性能，降低对 微处理器的实时性要求。 

附图说明

图1为本实用新型实施例中多轴连续轨迹高速精插补装置的结构框图。 

具体实施方式

为了本领域的技术人员能够更好地理解本实用新型所提供的技术方案，下面结合具体实施例进行阐述。 

请参见图1，该图为本实用新型实施例中多轴连续轨迹高速精插补装置的结构框图。 

本实用新型实施例提供的多轴连续轨迹高速精插补装置，包括微控制器1、插补数据缓冲区2、解码控制单元3、基准参考脉冲发生器4、插补单元5、脉冲技计数/锁存器6、编码器反馈计数/锁存器7和输入/输出单元8，其中： 

插补数据缓冲区2与微控制器1连接，解码控制单元3与微控制器1连接，插补数据缓冲区2与解码控制单元3进行信号连接，解码控制单元3分别于基准参考脉冲发生器4和插补单元5连接，基准参考脉冲发生器4和插补单元5进行信号连接； 

插补单元5与电机驱动单元9连接； 

微控制器1分别与脉冲技计数/锁存器3、编码器反馈计数/锁存器7和输入/输出单元8连接，脉冲技计数/锁存器6、编码器反馈计数/锁存器7和输入/输出单元8还分别与编码器10进行信号连接；输入/输出单元8与机床11连接； 

插补单元5与脉冲技计数/锁存器6连接。 

微控制器1的接口直接与拥有外部总线的微控制器连接，微控制器1包括指令寄存器、配置寄存器、数据寄存器、状态寄存器、输入寄存器和输出寄存器。 

插补单元5为多轴插补单元，包括X轴插补单元、Y轴插补单元、Z轴插补单元等。