[实用新型]半导体器件和互补金属氧化物半导体半导体器件

说明书

技术领域

本实用新型涉及半导体器件领域，并且更具体地涉及一种在接触与源极/漏极区域之间的接触电阻减少的半导体器件。 

背景技术

诸如半导体集成电路(IC)之类的半导体器件包括许多半导体器件结构。示例半导体器件结构是包括P沟道和N沟道MOS晶体管二者的互连的互补金属氧化物半导体(CMOS)晶体管。在各种器件结构之间的互连由在器件结构之间形成层间连接的金属化的接触实现。 

正在设计包括CMOS晶体管的半导体器件结构以具有越来越小的特征尺寸(例如栅极结构)。基于这一趋势，随着栅极节距变得更小，将晶体管的源极/漏极区域与金属化的接触连接的接触也变得更小。随着接触尺寸减少，有接触电阻增加。取决于接触面积和片电阻率的接触电阻正在变成器件性能进一步提高的限制因素。 

在第8,101,489号美国专利中公开一种用于减少接触电阻的方式。提供具有掺杂区域的半导体衬底。在掺杂区域之上执行预非晶注入工艺和中性(或者非中性)物种注入工艺。随后在掺杂区域中形成硅化物。通过进行与中性物种注入组合的预非晶注入来减少在硅化物接触区域与源极/漏极衬底界面之间的接触电阻。 

在第8,134,208号美国专利中公开另一种用于减少接触电阻的方式。半导体器件包括半导体器件结构和接触，并且该接触在半导体器件结构的表面部分和侧壁部分二者电和物理耦合到半导体器件。 

尽管上述方式可以在减少接触电阻时有效，但是可能希望进一 步改进。 

实用新型内容

鉴于前述背景技术，因此本实用新型的目的在于提供一种容易制造的具有减少的接触电阻的半导体器件。 

根据本实用新型的这一和其它目的、特征及优点由一种半导体器件实现，该半导体器件包括：半导体衬底，具有在所述半导体衬底中的沟道区域；在所述沟道区域以上的栅极结构；在所述栅极结构的相对侧上的源极区域和漏极区域；在所述源极区域和所述漏极区域中的每个区域上的相应接触；所述源极区域和所述漏极区域中的至少一个区域具有相对于所述相应接触的倾斜的上接触表面。 

优选地，所述倾斜的上接触表面背离所述栅极结构向下倾斜。 

优选地，所述倾斜的上接触表面以30-45度的范围内的角度倾斜。 

优选地，所述源极区域和所述漏极区域包括相应凸起的源极区域和漏极区域。 

优选地，所述倾斜的上接触表面具有比对应平坦接触表面将有的面积大至少50％的面积。 

优选地，所述栅极结构包括栅极堆叠和在所述栅极堆叠的相对侧上的至少一个侧壁间隔物。 

优选地，所述栅极堆叠包括与所述沟道区域相邻的电介质层和在所述电介质层上的传导层。 

根据本实用新型的另一实施例，提供一种互补金属氧化物半导体半导体器件，包括：半导体衬底，具有在所述半导体衬底中的p沟道区域和n沟道区域；在所述p沟道区域和所述n沟道区域以上的相应栅极结构；在每个栅极结构的相对侧上的相应源极区域和漏极区域；以及在所述源极区域和所述漏极区域中的每个区域上的相应接触；所述源极区域和所述漏极区域中的至少一个区域具有相对于所述相应接触的倾斜的上接触表面，而所述倾斜的上接触表面以 以30-45度的范围内的角度背离所述栅极结构向下倾斜。 

优选地，所述相应源极区域和漏极区域包括相应凸起的源极区域和漏极区域。 

优选地，所述倾斜的上接触表面具有比对应平坦接触表面将有的面积大至少50％的面积。 

优选地，每个栅极结构包括栅极堆叠和在所述栅极堆叠的相对侧上的至少一个侧壁间隔物。 

优选地，每个栅极堆叠包括与所述沟道区域相邻的电介质层和在所述电介质层上的传导层。 

通过使用根据本实用新型的实施例可以至少获得部分的对应有益效果。 

附图说明

图1是根据本实用新型的具有倾斜接触的半导体器件的截面图。 

图2-图4是图1中所示半导体器件的部分的截面图，这些图图示用于制作该半导体器件的工艺步骤。 

图5是图示根据本实用新型的用于制作半导体器件的方法的流程图。 

具体实施方式

现在下文将参照附图更完全描述本实用新型，在附图中示出本实用新型的优选实施例。然而本实用新型可以用许多不同形式来体现而不应解释为限于这里阐述的实施例。实际上，提供这些实施例使得本公开内容将透彻而完整并且将向本领域技术人员完全传达本实用新型的范围。相似标号全篇指代相似单元。