[实用新型]应用于TDI-CIS的时域累加器

权利要求书

1.一种应用于TDI-CIS的时域累加器，包括：像素阵列，其特征是，还包括：采样保持开关S/H，采样开关Sn、VCDL压控延时线、PD相位检测电路、TDC电路、两个D触发器、三个反相器、计数器和寄存器；

像素阵列曝光信号和复位信号分别与各自的采样保持开关S/H一端相连，采样保持开关S/H的另一端均和VCDL的控制端相连，模拟信号的大小决定VCDL的延迟时间；VCDL的输出端和下一级VCDL的输入端相连，两个VCDL完成一次时间量的累加，完成N级累加需级联N个VCDL；最后一级的VCDL的输出端均和采样开关Sn的一端相连，采样开关Sn为累加完成开关；Sn的另一端和PD相位检测器的一端相连；PD相位检测器完成累加时间量的输出；

所述PD相位检测电路的输出端和所述TDC电路的输入端相连，输出低位有效位；所述PD相位检测电路的输出端和第一个D触发器的输入端相连，第一个D触发器的输出端和第二个D触发器的输入端相连，输出控制信号；第二个D触发器的输出端分别与TDC的输入端和寄存器的输入端相连，寄存器输出低位有效位；时钟信号分别和第一个D触发器的输入端相连，与计数器的输入端相连，与一个反相器的输入端相连，反相器的输出端和第二个D触发器的输入端相连；计数器的输出端和寄存器的输入端相连。

2.如权利要求1所述的应用于TDI-CIS的时域累加器，其特征是，TDC电路由若干Q触发器、放大器、译码器构成，若干放大器依次串接，每个放大器的输出端对应连接一个Q触发器D端，第一个Q触发器的Q端接译码器，第二个Q触发器的Q端接译码器，其余Q触发器依次类推，且所有Q触发器的时钟端连接在一起。