[实用新型]应用于TDI-CIS的时域累加器

说明书

技术领域

本实用新型涉及微电子学的模拟集成电路设计领域，特别涉及一种应用于TDI-CIS的时域累加器。 

背景技术

TDI（Time Delay and Integration时间延迟积分）成像技术是一种线阵扫描方式，其原理为利用多级像素单元对同一运动目标进行多次曝光，等效为延长光信号积分时间。现有CIS(CMOS Image Sensor CMOS图像传感器)的TDI工作方式分为模拟域累加和数字域累加。 

参见图1，模拟域累加是通过积分器将每次像素输出的信号进行累加，累加是以模拟信号相加的方式进行的，最后将累加后的信号进行ADC(模数转换)量化得到对应的数字码制。参见图2，数字域累加是将每次像素输出的信号直接进行ADC量化，然后以数字码的方式对同步信号进行累加，最终再对累加后的数字码除以TDI-CIS累加级数以还原为最终的信号编码。 

上述技术至少存在以下缺点和不足： 

模拟域累加器电路由大量电容和开关以及运放构成。电容失配、开关亚阈值漏电、开关电容KTC噪声以及运放失调等非理想因素都会影响累加器的精度和速度。数字域累加器对于ADC的要求较高，对于高累加级数的TDI-CIS电路，累加电路需要消耗很大的芯片面积。现有解决上述非理想因素的技术都会增加整体电路的复杂度，进而导致电路的面积和功耗的增加。 

发明内容

为克服现有技术的不足，本实用新型旨在消除模拟域电路累加过程中的非理想效应，减小累加器电路的复杂度，降低整体电路的芯片面积和功耗，使累加器电路可应用在低功耗环境中，本实用新型采用的技术方案是，应用于TDI-CIS的时域累加器，包括像素阵列，还包括：采样保持开关S/H，采样开关Sn、VCDL压控延时线、PD相位检测电路、TDC电路、两个D触发器、三个反相器、计数器和寄存器； 

像素阵列曝光信号和复位信号分别与各自的采样保持开关S/H一端相连，采样保持开关S/H的另一端均和VCDL的控制端相连，模拟信号的大小决定VCDL的延迟时间；VCDL的输出端和下一级VCDL的输入端相连，两个VCDL完成一次时间量的累加，完成N级累加需级联N个VCDL；最后一级的VCDL的输出端均和采样开关Sn的一端相连，采样开关Sn为累加完成开关；Sn的另一端和PD相位检测器的一端相连；PD相位检测器完成累加时间量的输出。 

所述PD相位检测电路的输出端和所述TDC电路的输入端相连，输出低位有效位；所述PD相位检测电路的输出端和第一个D触发器的输入端相连，第一个D触发器的输出端和第 二个D触发器的输入端相连，输出控制信号；第二个D触发器的输出端分别与TDC的输入端和寄存器的输入端相连，寄存器输出低位有效位；时钟信号分别和第一个D触发器的输入端相连，与计数器的输入端相连，与一个反相器的输入端相连，反相器的输出端和第二个D触发器的输入端相连；计数器的输出端和寄存器的输入端相连。 

TDC电路由若干Q触发器、放大器、译码器构成，若干放大器依次串接，每个放大器的输出端对应连接一个Q触发器D端，第一个Q触发器的Q端接译码器，第二个Q触发器的端接译码器，其余Q触发器依次类推，且所有Q触发器的时钟端连接在一起。 

应用于TDI-CIS的时域累加方法，借助于前述累加器实现，并包括如下步骤：在应用于TDI-CIS的时域累加器工作时，采用电路采样模拟电压信号和参考电压信号进行转换累加，转换累加的过程在时间域内完成，在完成预期累加级数之后由相位检测器完成累加时间的输出；随后计数器和TDC电路对此时间信号进行量化，从而完成时间到数字的转换。 

本实用新型具备下列技术效果： 

本实用新型实施例提供了一种应用于TDI-CIS电路的时域累加器，模拟电压信号被转换为时间量进行累加操作，在完成期望的累加级数后，由TDC电路将最终得到的时间量进行数字转换。此累加过程不涉及模拟域电压操作，消除了模拟域电路的非理想效应。在保证累加精度的同时，可以减小电路的复杂度使其在版图上更加易于实现，不仅能够完成CDS相关双采样,同时能进一步降低功耗，而且时域电路转换的速度快,使的累加器读出电路可应用在低功耗高速环境中。上述电路和具体的实现方法，实现了对模拟信号的量化累加，满足了实际应用中的需要。 

附图说明

图1是现有技术提供的TDI-CIS模拟域累加电路原理示意图； 

图2是现有技术提供的TDI-CIS数字域累加电路原理示意图； 

图3是本实用新型提供的TDI-CIS时域累加读出电路原理示意图；