[实用新型]半导体器件

说明书

技术领域

本实用新型涉及半导体器件领域，更具体地说，涉及具有厚半导体基础层的、基于沟槽结构的超结半导体器件。 

背景技术

近年来，超结器件被越来越广泛地应用。在常规的n沟道超结器件中，交替排列的p区和n区组合形成复合缓冲层，用来代替MOSFET器件中的n型外延层。复合缓冲层中的每个p区被相邻的n区包围，并且每个n区被相邻的p区包围。现代超结器件的特征是越来越小的器件间距尺寸和器件面积。这种趋势受到允许较低开关损耗的输出电容储存能量（Eoss）的减低或者减少的栅极电荷而导致对栅极驱动器的功率和尺寸的要求降低、甚至受到单位芯片面积的导通电阻（Rdson）的降低的驱动而逐渐发展。随着器件（或芯片）尺寸的减小，单位面积的导通电阻也会逐渐降低。较低的单位面积导通电阻是降低芯片成本的主要杠杆，它允许在给定封装尺寸的情况下提供较低的导通电阻值。 

然而，对于任何芯片缩小的主要要求是器件应当在极端操作模式下保持其鲁棒性，例如器件在短路条件下的鲁棒性和器件在雪崩条件下的鲁棒性。 

实用新型内容

本实用新型的目的在于解决以上一个或多个问题，尤其是提供一种具有小间距尺寸且成本较低的半导体器件，该半导体器件能够在高电流、高电压的极端操作下保持其鲁棒性。 

具体而言，根据本实用新型的一个方面，提供一种半导体器件，该半导体器件包括： 

具有第一和第二表面的半导体本体；

位于所述半导体本体的第一表面处的第一导电类型的源区；

第一导电类型的第一区和第二导电类型的第二区，分别沿从所述半导体本体的所述第一表面延伸到所述半导体本体的所述第二表面的方向；

位于所述源区和所述第一区之间的第二导电类型的体区，其中至少所述第二区接触所述体区，所述第一导电类型的第一区和所述第二导电类型的第二区在所述半导体本体中交替排列；

第一导电类型的半导体基础层，所述半导体基础层的至少一部分在所述半导体本体中位于所述第一和第二区下面；以及

位于所述半导体基础层下面的第一导电类型的漏区，

其特征在于，

所述第一导电类型的半导体基础层的位于所述第一和第二区下面的所述部分的厚度至少大于所述第一导电类型的第一区的宽度。

在一些实施例中，所述第二区采用沟槽结构，并且所述第二区中的至少一些由被填充在其中的多个层构成。 

在一些实施例中，每个第二区中的多个层包括多个第二导电类型的掺杂层，并且每个第二区的邻近所述源区的上部的宽度大于该第二区的邻近所述漏区的下部的宽度。 

在一些实施例中，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的未掺杂的硅层。 

在一些实施例中，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的空隙区。 

在一些实施例中，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第一导电类型的掺杂层、沉积在该第一导电类型的掺杂层上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的未掺杂或低掺杂的硅层。 

在一些实施例中，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第一导电类型的掺杂层、沉积在该第一导电类型的掺杂层上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的电介质层。 

在一些实施例中，位于所述第二区中的电介质层由SiO₂或Si₃N₄形成。 

在一些实施例中，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第一导电类型的掺杂层、沉积在该第一导电类型的掺杂层上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的空隙区。 

在一些实施例中，所述半导体器件还包括介于所述第二导电类型的体区和所述第二区之间并且包围所述第二导电类型的体区的第二导电类型的另一体区，所述第二导电类型的另一体区的掺杂浓度低于所述第二导电类型的体区的掺杂浓度并且高于位于所述第二区中的第二导电类型的掺杂层的掺杂浓度。 

在一些实施例中，所述半导体器件还包括位于所述源区上方的将所述源区电连接到外部的接触插塞结构。 

在一些实施例中，所述半导体基础层由多个子层构成。