[实用新型]半导体器件

说明书

技术领域

本实用新型涉及一种半导体器件,尤其涉及一种超结器件。 

背景技术

为了快速开关超结晶体管，期望的是具有低的栅极电荷。这将减少开关损耗，驱动损耗并且能够有助于驱动概念。例如，在驱动器之后用来给开关晶体管的栅极提供高峰值电流的升压器可以被省略。因此，可以节约开发成本，板的空间，冷却努力和额外的器件。 

另一方面，超结晶体管的减小的栅极电荷减少所述晶体管开启和关断的延时。由于延时时间减少了控制回路中的相位裕量,具有较低延时的超结晶体管改善控制回路的稳定性。 

很明显，小的栅极电荷对于超结晶体管是有益的。 

超结晶体管的栅极电荷由栅源电容和栅漏电容主宰。因此，可以通过分别减小源极与栅极以及栅极与漏极之间的重叠区域来减小栅极电荷。此目标可以通过最小化所述超结器件的栅电极面积而实现。 

减小的栅电极面积的主要缺点为栅电极的串联电阻由于其越小的横截面而升高。因此，超结晶体管的开关将变得不均匀。例如，与所述超结晶体管的栅极连接相邻的芯片区域的一部分已经对栅极电压的改变做出响应而与栅极连接（栅极焊盘）距离较远的芯片区域的部分仍然保持在它们以前的状态。这样延迟的并且非均匀的开关可能导致开关损耗变大，导致不稳定的开关甚至是导致振荡。 

然而，通过增加电极的厚度，所述栅电极的横截面可能没有充分地增加，因为其在生产期间会在超结器件上导致增加的拓扑。这里，最大的电极厚度不能被超过以维持超结晶体管的可制造性。 

需要这样一种结构，其能够通过同时提供栅电极的小的面积和小的内部栅极分布电阻器使得超结晶体管具有小的栅极电荷。 

发明内容

本实用新型的目的在于解决以上问题中的一个或多个。 

根据本实用新型的一个方面，提供一种半导体器件，其包括： 

补偿区，其包括p区和n区；

位于所述补偿区上的包括栅电极的多个晶体管单元，

一个或多个用于电连接栅电极的互连，

其中所述栅电极具有比所述单元的节距的1/2小的宽度。

优选地，所述栅电极的宽度比所述单元的节距的1/3小。 

优选地，所述栅电极包括多晶硅。 

优选地，所述互连包括多晶硅。 

优选地，至少一个所述互连与仅两个相邻的栅电极连接。 

优选地，至少一个所述互连与多于两个栅电极连接。 

优选地，所述半导体器件包括至少第一布线层和第二布线层。 

优选地，所述第一布线层包括所述互连和所述栅电极。 

优选地，所述第二布线层包括栅极条和栅极指中的至少一个和源极金属化部。 

优选地，所述栅极条和栅极指中的至少一个通过栅极接触电连接至至少一个所述互连。 

优选地，所述晶体管单元进一步包括源极区和本体区，并且所述源极金属化部通过插塞/源接触孔电连接至所述源极区和本体区。 

优选地，所述晶体管单元为条形。 

优选地，所述互连位于所述晶体管单元的端部。 

优选地，所述栅电极连接至所述晶体管单元端部处的栅极环或连接至所述晶体管单元的互连处的栅极指。 

优选地，所述互连以规则的距离布置在有源区中。 

优选地，所述栅电极彼此相互平行。 

优选地，所述栅电极具有平面结构。 

优选地，所述栅电极至少部分地位于沟槽中。 

优选地，所述互连被实施为桥。 

优选地，所述互连至少部分地位于沟槽中。 

优选地，所述半导体器件进一步包括衬底和位于所述衬底和所述补偿区之间的缓冲层。 

优选地，所述缓冲层其下部的掺杂浓度大于其上部的掺杂浓度。 

优选地，所述n区其下部的掺杂浓度大于其上部的掺杂浓度。 

优选地，所述晶体管单元进一步包括位于所述互连下方的本体区。 

优选地，所述半导体器件是超结器件。 

附图说明

包括以下附图来进一步理解实施例，所述附图被结合到说明书中并构成说明书的一部分。附图用于解释实施例且附图及其相应描述用于解释实施例的原理。将容易理解认识到其它的实施例及其意在的优点，因为通过参考以下详细描述它们将变得更好理解。附图中的元素彼此之间并非按比例绘制。相同的附图标记代表同样的部件。 

图1A、图1B和图1C，示出了超结晶体管的一部分的三个非限制性示例的示意性截面图。