[实用新型]一种串联门控发射极耦合逻辑电路

说明书

技术领域：

本发明涉及到发射极耦合逻辑电路，特别是一种改进的串联门控发射极耦合逻辑电路，该电路允许在正负电源电压之间连接更多的控制闭合电路。 

背景技术：

发射极耦合逻辑电路一般操作在两个平行电流路径之间的电流切换。在每一个并行的路径中连接一个开关晶体管，并且这些开关晶体管的发射极连接在一起。图1所示为一个基本的电流模式逻辑(CML)开关10。开关连接在正电源电压V_CC和负电源电压V_EE之间。电流源CS提供恒定的电流I_S。在正常结构中，V_BB是一个参考电压并被加到晶体管Q2的基极，而输入电压V_IN则加到晶体管Q1的基极。V_BB被设置在输入电压V_IN的高低状态之间的中间点。因此，当V_IN为高电平时，晶体管Q1导通，负载电阻R1上的电压降引起的输出V_C1降低。相反的，当V_IN为低电平时，晶体管Q2导通，输出电压V_C1升高。 

输出电压V_C2与V_C1相反。即当V_IN为高电平时，输出V_C2升高，当V_IN为低电平时，输出V_C2降低。 

最小电压在V_IN的高低状态之间变化，并且在完全切换晶体管Q1和Q2之间的电流时是必不可少的，该电流约为250毫伏，大约是V_BB的中间值。另外，晶体管Q1和Q2可以以较小的电压摆幅(例如，150毫伏)实现差分驱动。通常情况下，输入信号的摆幅比较大(单端输入约600～750mV而差分输入约300-350毫伏)，用于提供噪声抑制能力，并在电流模式逻辑开关连接到一个给 定的逻辑网络时，允许输出电压水平发生变化。在图1中，V_C1的范围从V_CC(通常接地)到晶体管Q1被关闭，约-0.35V(即I_S×R1＝0.35V)，I_S为Q1导通时的电流。 

图2所示为常规的缓冲发射极耦合逻辑(ECL)的电路20。为了避免晶体管的饱和，调节大的电压波动，以及增加互连的驱动能力，添加了射极跟随器Q3、Q4。射极跟随器Q3和Q4的集电极连接到一个单独的正电源电压V_CCA，以确保开关过程中负载电流的任何变化都不会导致V_CC减小，但限制V_CCA焊线和封装引线的自感。封装外部，V_CC和V_CCA引线通常连接到一个共同的V_CC分布。因此，射极跟随器Q3和Q4的发射极的电压大约比输出电压V_C1和V_C2低一个二极管压降(φ)。由于R1＝R2，I_S×R1＝I_S×R2，所以发射极电压约等于750mV。假设，毫伏，输出电压V′_C1和V′_C2将在高状态-φ和低状态-之间变化。 

图1和图2所示为一个单一级别的控制闭合电路，由晶体管对Q1和Q2的导通状态来控制。可以用一系列的控制闭合电路来实现与和与非逻辑功能。图3所示为一个与/与非逻辑门30，它包括一个由晶体管Q5和Q6构成的额外的晶体管对。只有输入A和B都为高电平时，负载电阻R1没有电流流过，而负载电阻R2有电流流过。如果仅输入A为低电平，例如，电流流过晶体管Q2和Q5；如果仅输入B为低电平，电流将流过晶体管Q6。因此，输出V_C1和V_C2都等于AB。 

如图3所示，假设V_CC接地，输入A将会在-φ(高)和-2φ(低)之间变化，参考电压V_BB将定在约-1.5φ。因此，在最差的情况下，晶体管Q1和Q2耦合的发射极大约为-2.5φ。输入端B必须随着φ降低，从而使得变化在-2φ与-3φ之间，参考电压V′_BB的被设定为约-2.5φ。