[实用新型]一种SRAM的读取、缓存电路

权利要求书

1.一种SRAM的读取、缓存电路，其中包括： 

可控缓存装置，其至少包括第一PMOS管（P1）、第二PMOS管（P2）、第一NMOS管（N1）、第二NMOS管（N2）和第五NMOS管（N5），其中第一PMOS管（P1）和第二PMOS管（P2）的源极接在电源端口；第一PMOS管（P1）和第二PMOS管（P2）的漏极分别与第一NMOS管（N1）和第二NMOS管（N2）的漏极相连；第一PMOS管（P1）和第二PMOS管（P2）的栅极分别与第一NMOS管（N1）和第二NMOS管（N2）的栅极相连；同时，第一PMOS管（P1）和第一NMOS管（N1）的栅极与第二PMOS管（P2）和第二NMOS管（N2）的漏极相连；第二PMOS管（P2）和第二NMOS管（N2）的栅极与第一PMOS管（P1）和第一NMOS管（N1）的漏极相连；第一NMOS管（N1）和第二NMOS管（N2）的源极与第五NMOS管（N5）的漏极相连；第五NMOS管（N5）的源极接地；第五NMOS管（N5）的栅极通过一个反相器接到选择信号端口（SAEN）上； 

读取电路，其至少包括第一PMOS管（P1）、第二PMOS管（P2）、第三NMOS管（N3）、第四NMOS管（N4）、第六NMOS管（N6）和第七NMOS管（N7），其中第一PMOS管（P1）的漏极和第二PMOS管（P2）的栅极与第三NMOS管（N3）的漏极相连；第三NMOS管（N3）的源极与第四NMOS管（N4）的漏极相连；第三NMOS管（N3）的栅极接在第一输出端（BL）上；第四NMOS管（N4）的栅极接在选择信号端口（SAEN）上；第四NMOS管（N4）的源极接地；第一PMOS管（P1）的栅极和第二PMOS管（P2）的漏极与第七NMOS管（N7）的漏极相连；第七NMOS管（N7）的栅极接在第二输出端（BLb）上；第七NMOS管（N7）的源极与第六NMOS管（N6）的漏极相连；第六NMOS管（N6）的栅极接在选择信号端口（SAEN）上；第 六NMOS管（N6）的源极接地。 

2.根据权利要求1所述的SRAM的读取、缓存电路，其中，所述读取电路还包括第三PMOS管（P3）和第四PMOS管（P4），其特征为，第三PMOS管（P3）的源极接在电源端口，栅极接在第一输出端BL上，漏极与第三NMOS管（N3）的漏极相连；第四PMOS管（P4）的源极接在电源端口，栅极接在第二输出端（BLb）上，漏极与第七NMOS管（N7）的漏极相连。 

3.根据权利要求1所述的SRAM的读取、缓存电路，其特征为： 

当进行读取操作时，将选择信号端口（SAEN）置高电平。 

4.根据权利要求3所述的SRAM的读取、缓存电路，其特征为： 

读取“0”时，将选择信号端口（SAEN）置为高电平，从而第五NMOS管（N5）被关闭，第四和第六NMOS管（N4、N6）被打开，使得第一PMOS管（P1）与第一NMOS管（N1）之间的第一节点（DB）以及第二PMOS管（P2）与第二NMOS管（N2）之间的第二节点（D）处于浮动状态，其上的电荷短时间保持现状； 

随着第一输出端（BL）电位会被SRAM慢慢拉低，第二输出端（BLb）电压会被拉高，随着第二输出端（BLb）电位的提高，第七NMOS管（N7）被打开，所述第二节点（D）的电荷通过第七NMOS管（N7）和第六NMOS管（N6）被泄放，所述第二节点（D）的电位最后变成0； 

随着所述第二节点（D）电位的降低，第一PMOS管（P1）被逐渐的打开，所述第一节点（DB）被充电，使得所述第一节点（DB）电位上升到高电平； 

随着选择信号端口（SAEN）被置低，所述第五NMOS管（N5）被打开，第四和第六NMOS管（N4、N6）被关闭，第一NMOS管（N1）的源极与第二NMOS管（N2）的源极之间的第三节点（A）通过第五NMOS管（N5）接地，使得读出的“0”被锁存。 

5.根据权利要求3所述的SRAM的读取、缓存电路，其特征为： 

读取“1”时，将选择信号端口（SAEN）置为高电平，从而第五NMOS管（N5）被关闭，第四和第六NMOS管（N4、N6）被打开，使得第一PMOS管（P1）与第一NMOS管（N1）之间的第一节点（DB）以及第二PMOS管（P2）与第二NMOS管（N2）之间的第二节点（D）处于浮动状态，其上的电荷短时间保持现状； 

随着第一输出端（BL）电位被SRAM慢慢拉高，第二输出端（BLb）电压会被拉低，随着第一输出端（BL）电位的提高，第三NMOS管（N3）被打开，所述第一节点（DB）的电荷通过第三NMOS管（N3）和第四NMOS管（N4）被泄放，所述第一节点（DB）的电位最后变成0； 

随着所述第一节点（DB）电位的降低，第二PMOS管（P2）被逐渐的打开，所述第二节点（D）被充电，使得所述第二节点（D）电位上升到高电平； 

随着选择信号端口（SAEN）被置低，所述第五NMOS管（N5）被打开，第四和第六NMOS管（N4、N6）被关闭，第一NMOS管（N1）的源极与第二NMOS管（N2）的源极之间的第三节点（A）通过第五NMOS管（N5）接地，使得读出的“1”被锁存。