[发明专利]经改善低电压写入速度位单元

说明书

根据35U.S.C.§119主张优先权

本专利申请案主张2012年1月23日申请的题为“经改善低电压写入速度位单元(IMPROVED LOW VOLTAGE WRITE SPEED BITCELL)”的第61/589,570号临时申请案的优先权，且所述案已转让给其受让人，并以引用的方式特此明确地并入本文中。

技术领域

本发明涉及改善存储器的性能，尤其对于低电压应用而言。更确切地说，揭示低电压写入速度位单元的性能改善，以及八晶体管(8T)位单元的改善。

背景技术

例如计算机的电装置的制造者持续为使这些装置更有效而努力。用以使这些装置更有效的一种方式为降低装置的操作电压。因此，这些装置中的许多者利用低电压处理器。许多低电压处理器可通过小于一伏特的供应电压进行操作。此类低电压操作允许例如计算机的装置节省大量电力且依靠电池电力运作维持延长的时期。另外，随着多核心处理器的出现，对于例如膝上型计算机的装置而言电力节省已变得更为重要。

对于低电压系统的设计者而言，例如可制造小于65nm的集成电路组件的技术的新制造技术已引起许多额外技术挑战。一个此类挑战涉及与次65nm制造技术相关联的较高固有装置变化，例如，装置泄漏(Le)及阈值电压(Vt)的变化。对于设计者而言，电路参数的归因于制造缺陷的敏感度(例如，在此类低电压下的装置切换)而为另一挑战。

大体而言，处理器的最小操作电压(Vcc min)受存储器系统用以从存储器单元读取及写入到存储器单元所需要的最小电压限制。可了解，与处理器并入在一起的高性能数据存储器(即，存储器单元)的量前所未有地增大。具有低电压、高性能存储器的低电压次65nm处理器通常在测试及预烧程序期间具有显著合格率损失。这些较低合格率已使得处理器的制造者重新考虑较低电压在经济上是否可行且何种电压电平在经济上实用。因此，已存在如下趋势：以相比于先前处理器而言较高的电压来设计且操作当前处理器以致力于提供经改善的由高性能存储器问题所引起的成本/性能取舍。可了解，制造者正投入于针对常规存储器结构的替代电路拓扑，其可以较低电压操作且可以较高合格率进行制造。

虽然降低对内部IC装置供电的电源供应器的电压电势可有益于IC装置可靠性及电力消耗，但在电路板或系统层级上而言，IC仍可耦合到以较高电源供应电压操作的组件。在彼情形下，IC可通过两个或两个以上电源供应器进行操作。每一电源供应器可将不同电压电势提供到IC。通常，可提供一或多个低电压电源供应器以为驱动IC的内部电路的CMOS装置供电。可提供一或多个高压电源供应器以向从在IC外部的电路接收信号及/或将信号发送到在IC外部的电路的CMOS装置供电。举例来说，IC可具备用于内部电路的1.3V电源供应器及用于耦合到在IC外部的电路的装置的3.3V电源供应器。

由具有不同电压电势的电源供应器供电的电路可输出具有不同电压范围的信号。举例来说，由1.8V电源供应器供电的一个数字电路可输出在0V到1.8V之间变化的信号，而由3.3V电源供应器供电的另一数字电路可输出在0V到3.3V之间变化的信号。两个数字电路之间信号电平的差可在两个数字电路之间的任何接口处产生问题。

举例来说，考虑CMOS反相器将1.8V的最大输入电压提供到在3.3V下操作的CMOS反相器的接口。当将-1.5V的栅极端子到源极端子电压(即，1.8V-3.3V)施加到上拉P型场效应晶体管(pFET)装置时，1.8V输入通常无法停用CMOS反相器内的所述pFET装置。然而，-1.5V的电压足以启用pFET装置。通过施加到3.3V CMOS反相器的输入的1.8V，3.3V的CMOS反相器的上拉pFET装置及下拉nFET装置可同时被启用。在彼情形下，当接收高达1.8V的静态输入时，3.3V的CMOS反相器具有从3.3V的电源供应器到接地的闭合电流路径。因而，当处于静态状态下时3.3V的CMOS反相器未必消耗功率。

在低功率中央处理单元(CPU)中，用以降低功率的一种方式为降低供应电压。为了在低电压下操作，大部分低电压存储器阵列使用8T单元，所述8T单元提供读取稳定性抗扰性。

然而，当供应电压减少时，性能的降低并非线性的。当供电降低到较接近Vt最高的装置的Vt时，性能的降低呈指数性，所述Vt最高的装置通常出于泄漏控制原因而在存储器阵列中找到。在8T单元中，在低电压下，写入速度限制了频率，且本文中所揭示的各种电路及所建议实施例解决且处理这些问题中的许多者。