[发明专利]测试绝缘体上半导体结构的方法和所述测试对于这样的结构的制造的应用

说明书

技术领域

本发明涉及测试的方法和制造绝缘体上半导体型结构的方法，该绝缘体上半导体型结构从其基底到其表面连续地包括支撑基板、具有小于50nm的厚度的介电层和半导体层。

背景技术

在绝缘体上半导体(SeOI)型结构中，掩埋介电层将半导体层与支撑基板电气地绝缘。

如果介电层的材料是二氧化硅(SiO₂)，则掩埋介电层通常由源自表述掩埋氧化物的缩写BOX来表示。

在部分耗尽(PD)SeOI结构中，掩埋介电层的厚度通常大于100nm并且因此足以确保所述层的质量和电气完整性。

另一方面，在完全耗尽(FD)SeOI结构中，半导体层和掩埋介电层具有超薄厚度，即小于50nm，最小能够达到约5nm。

这样的结构尤其意在用于晶体管的制造，沟道层形成在未掺杂的超薄半导体层中或上。

由于掩埋介电层和半导体层的超薄厚度，这些结构具有下述优点：能够精确控制晶体管的沟道，改进短沟道效应并且减少晶体管的可变性。

这些晶体管的性质使得能够显著地减小栅极的长度。

此外，超薄掩埋介电层提供了改进的静电控制和借助于布置在支撑基板的与半导体层相对的面上的电极将电压施加到背面以控制阈值电压或调整功率/性能权衡的可能性。

在该方面，可以参考下述公开：R.Tsuchiya等人，IEDM Proc.，2007,p.475和F.Andrieu等人，VLSI Tech.Proc.，57，2010。

为了能够将电压高效地施加到背面，对于尺寸为28nm的基于完全耗尽技术的晶体管来说，掩埋介电层的厚度必须小于50nm并且优选地小于25nm。

对于未来的晶体管尺寸来说，甚至预计更薄的介电层(薄至5nm)。

然而，必须耐受施加到背面的若干伏特量级的电压的非常薄的掩埋介电层，引起了其电气可靠性的问题。

在Ishigaki等人的论文(即，IEEE Trans.Electron.Devices，58(4)，p.1197，2011)中解决了该问题。

本发明的目的因此在于限定一种考虑掩埋介电层在完全耗尽技术中的应用而测量该掩埋介电层的电气质量的方法。

本发明的另一目的在于设计一种能够改进意在于完全耗尽技术中使用的绝缘体上半导体结构的介电层的电气性质的方法。

发明内容

根据本发明，提出了一种测试绝缘体上半导体型结构的方法，该绝缘体上半导体型结构从其基底到其表面连续地包括支撑基板、具有小于50nm的厚度的介电层和半导体层，所述结构包括支撑基板与介电层之间或者介电层与半导体层之间或者介电层内的接合界面。

所述方法的特征在于其包括测量所述介电层的击穿电荷Q_BD并且在于从所述测量推断与所述层中和/或接合界面处的氢浓度相关的信息。

为了测量击穿电荷，在绝缘体上半导体结构上形成至少一个电容器以及对于每个电容器测量击穿电荷，形成所述至少一个电容器包括在半导体层上沉积栅极以及围绕所述栅极穿过所述介电层形成沟槽。

本发明的另一目的在于一种确定将施加到绝缘体上半导体型结构的热处理的温度和持续时间的方法，该绝缘体上半导体型结构从其基底到其表面连续地包括支撑基板、具有小于50nm的厚度的介电层和半导体层，所述制造方法包括下述步骤：

(a)获得包括所述半导体层的施主基板，

(b)在施主基板的所述半导体层的表面上和/或在支撑基板的表面上形成介电层，

(c)将施主基板接合到支撑基板，介电层位于接合界面处，

(d)将半导体层从施主基板转移到支撑基板，以形成绝缘体上半导体结构，

(e)对于所述结构施加热处理以从介电层和/或接合界面撤离氢原子，所述热处理的温度处于1000℃至1250℃之间并且持续时间处于3分钟至100小时之间。

所述方法的特征在于，根据步骤(a)至(d)制造所述结构，所述特征在于，对于所述结构执行如上所述的测试方法，并且所述特征在于步骤(e)的热处理的持续时间和温度被选择为测量的击穿电荷的函数以在所述热处理之后获得大于或等于预定阈值的击穿电荷。

本发明的另一目的在于一种制造一批绝缘体上半导体型结构的方法，每个结构从其基底到其表面连续地包括支撑基板、具有小于50nm的厚度的介电层和半导体层，其特征在于包括下述步骤：

-获得包括所述半导体层的施主基板，

-在施主基板的所述半导体层的表面上和/或在支撑基板的表面上形成介电层，