[发明专利]并发访问的组相联溢出缓存

说明书

相关申请案交叉申请

本发明要求2012年3月28日由Yolin Lih等人递交的发明名称为“并发访问的组相联受害者缓存(Concurrently Accessed Set Associative Victim Cache)”的第61/616742号美国临时专利申请案的在先申请优先权，该在先申请的内容以引入的方式并入本文本中，如全文再现一般。

关于由联邦政府赞助的

研究或开发的声明

不适用。

缩微平片附件的引用

不适用。

背景技术

几十年来，半导体设计和制造的改进极大地提高了处理器性能和主存储器密度。随着处理器的时钟速度增加，主存储器变得更大，当处理器访问主存储器时可能出现较长的时延周期。可实施缓存等级(如，不同缓存级别)以降低由频繁访问主存储器引起的时延和性能瓶颈。缓存可能是一个或多个小型高速相联存储器，其降低访问主存储器的平均时间。为了降低访问主存储器的平均时间，缓存提供了经常引用的主存储器位置的副本。当处理器在主存储器中读取或写入位置时，处理器首先检查缓存存储器中是否存在数据副本。如果存在，处理器指向缓存存储器而不是速度较慢的主存储器。

若想缓存有效，处理器需要不断地访问缓存而不是主存储器。遗憾的是，缓存的大小通常较小及限制存储主存储器内数据的较小的子集。大小限制可固有地限制缓存内的“命中”率。当缓存保存处理器请求的有效数据副本时，发生“命中”，而当缓存无法保存请求的数据的有效副本时，发生“缺失”。当缓存内发生“缺失”，处理器可随后访问速度较慢的主存储器。因此，缓存内的频繁“缺失”对时延和处理器性能造成负面影响。一种降低“缺失”率的方法是增加缓存的大小和缓存内存储的信息量。但是，当缓存大小增加、变得更加复杂时，缓存性能(如，访问缓存所需的时间)通常降低。因此，通常在最小化“缺失”率和最大化缓存性能之间为缓存取得设计平衡。

可结合缓存实施受害者缓存以最小化缓存内发生的“缺失”的影响。例如，当缓存用新数据替换缓存中的旧数据时，缓存可移除旧数据并传输到受害者缓存待存储。移除老数据后，当处理器请求老数据时，缓存内可能发生“缺失”。处理器可随后访问受害者缓存以确定老数据是否存储在受害者缓存中。受害者缓存可能有益，因为访问受害者缓存而不是主存储器减少了引用从缓存中移除的缺失数据的时间。但是，受害者缓存可能有点不灵活、应用有限。例如，通常受害者缓存的大小较小，存储的信息比缓存少以避免损害处理器时钟速率。另外，在缓存内发生“缺失”之后，处理器访问受害者缓存时发生时延增加。换句话说，在访问受害者缓存之前，处理器可能需要等待至少一个时钟周期。因此，需要方案增加受害者缓存的灵活性和可用性，从而增加处理器性能。

发明内容

在一项实施例中，本发明包括一种用于访问主缓存和溢出缓存的装置，包括一种核心逻辑单元，用于执行并行访问所述主缓存和所述溢出缓存的第一指令，确定所述主缓存是否存储请求的数据，确定所述溢出缓存是否存储所述请求的数据，以及当所述主缓存和所述溢出缓存未存储所述请求的数据时访问主存储器，其中所述溢出缓存存储从所述主缓存溢出的数据。

在又一项实施例中，本发明包括一种用于并发访问主缓存和溢出缓存的装置，包括划分成多个主缓存块的主缓存、划分成多个溢出缓存块的溢出缓存、以及用于为所述主缓存和所述溢出缓存进行存储器管理的存储器管理单元(MMU)，其中在相同时钟周期内访问所述主缓存和所述溢出缓存。

在又一项实施例中，本发明包括一种用于并发访问主缓存和溢出缓存的方法，所述方法包括，确定在主缓存内是否发生主缓存缺失，确定在溢出缓存内是否发生溢出缓存缺失，当在主缓存内发生主缓存缺失时使用第一缓存替换策略选择主缓存条目，当在溢出缓存内发生溢出缓存缺失时使用第二缓存替换策略选择溢出缓存条目，其中确定所述主缓存缺失和所述溢出缓存缺失是否发生在相同时钟周期内。

结合附图和权利要求书，可从以下的详细描述中更清楚地理解这些和其他特征。

附图说明

为了更完整地理解本发明，现在参考以下结合附图和详细描述进行的简要描述，其中相同参考标号表示相同部分。

图1是通用计算机系统的实施例的示意图。

图2是具有在处理芯片上嵌入不同级别的缓存的通用计算机系统的另一实施例的示意图。

图3是主存储器和主缓存之间的组相联映射的实施例的示意图。